JPH06231281A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサにおいて、クロックスキ
ューを低減して動作周波数の向上を図ること。 【構成】 複数のレイアウトブロックとクロックドライ
バによって構成され、クロックドライバのクロック端子
と各レイアウトブロックのクロック端子をそれぞれ独立
のクロック配線で接続し、このクロック配線を全て等長
化する。 【効果】 クロック配線の等長化によりクロックスキュ
ーが低減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にクロックスキューを低減して動作周波数の向上
を可能にするものである。

【０００２】

【従来の技術】従来のマイクロプロセッサは、一般に、
まず図１のように中央のクロックドライバから周辺の各
レイアウトブロックにクロックを分配し、次に図２のよ
うに各クロックドライバのファンアウトを均一にするこ
とによって、クロックスキューを低減する方式を採用し
ている。一方、チップのレイアウトは自動配置配線ツー
ルを用いて行う方式が一般的である。一般的な自動配置
配線ツールは、例えば図３のようにレイアウトするセル
を何列かに分けて配置してこれらのセルを配線する。こ
の時、クロックドライバのファンアウトを均一にして
も、クロック配線長はバラついてしまう。また、図１の
ようにチップ全体のクロックドライバから各レイアウト
ブロックまでのクロック配線長もバラついてしまう。こ
のため、例えば、「1992 アイ・イー・イー・イー・イン
ターナショナル・ソリッド・ステイト・サーキッツ・コ
ンファレンス・ダイジェスト・オブ・テクニカル・ペイ
パーズ(1992 IEEE International Solid-State Circuit
s Conference）１０６頁」記載のマイクロプロセッサで
は図４のようにクロックドライバを巨大化してクロック
ドライバのドライブ力を強化し、クロック配線長のバラ
ツキによるクロックスキューを低減している。

【０００３】

【発明が解決しようとする課題】しかし、図４の従来の
如く、クロックドライバを巨大化する方式はチップ面積
の増大を招く。また、クロック配線長のバラツキを抑え
なければ、高いクロック周波数で動作させる際に、クロ
ックスキューを十分低減できない。従って本発明の目的
とするところは、自動配置配線ツールを用いながらクロ
ック配線長のバラツキを抑え、クロックスキューを低減
したマイクロプロセッサを提供することである。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
め、まず、チップを構成する各レイアウトブロック内の
クロック配線を等長化する。自動配置配線ツールを用い
てブロックのレイアウトを行う際に、最適なセル配置が
あらかじめ分かっていない場合は、セル配置に制約を課
さないことがブロックの面積を小さくする上で有効であ
る。本発明の代表的な実施形態では、図５のように末端
クロック配線を全てショートしておき、レイアウト時に
図６のようにブロックを構成する全てのセル列に末端ク
ロックドライバを配し、この複数の末端クロックドライ
バの出力のクロック線を一方の端から他端まで這わせ、
全てのセル列のクロック線をショートすることによっ
て、末端クロック配線を等長化しながら、クロック供給
されるセルを自由に配置できるようにする。また、レイ
アウトブロックの幅に応じて図６および図８のように各
セル列に配する末端クロックドライバ数を増減すること
により、各末端クロックドライバ当りのクロック配線を
等長化する。さらに、図６のようにチップ全体のクロッ
クドライバから供給されるクロックを中間クロックドラ
イバで一旦受けて末端クロックドライバに分配し、中間
および末端クロックドライバを各セル列の一方の端に寄
せ、図６および図１０のように中間クロックドライバの
数をブロックのセル列の数に応じて増減することによ
り、各ブロック内のクロック入力端子から末端クロック
ドライバまでのクロック配線を等長化する。次に、チッ
プ全体のクロックドライバから各レイアウトブロックま
でのクロック配線を等長化する。まず、チップ全体のク
ロックドライバに各ブロックのクロック端子に対応した
クロック端子を設け、この端子と各レイアウトブロック
のクロック端子とをそれぞれ独立のクロック線で接続す
る。この時、図１３のようにチップ全体のクロックドラ
イバをより大きな擬似クロックドライバに置き換えてか
ら自動配置配線ツールを用いて配線する。その後、図１
４のように擬似クロックドライバを実際のクロックドラ
イバに戻し、実際の端子と擬似クロックドライバの端子
とを接続する。この時、各レイアウトブロックのクロッ
ク端子から擬似クロックドライバの端子までのクロック
配線長に応じて、実際の端子から擬似クロックドライバ
の端子までのクロック配線長を調節して、各レイアウト
ブロックのクロック端子から実際のクロックドライバの
端子までのクロック配線長を等長にする。

【０００５】

【作用】上記手段により、チップを構成する各レイアウ
トブロック内のクロック配線およびチップ全体のクロッ
クドライバから各レイアウトブロックまでのクロック配
線が等長化され、クロックスキューが低減される。

【０００６】

【実施例】図５は、本発明の実施例におけるレイアウト
ブロック内のクロック配線方式の１つめの例である。ま
ず、クロック端子［１１］に入力されたクロックを中間
クロックドライバ［２１］で受け、その出力をレイアウ
ト時のセル列数と同数の末端クロックドライバ［３１］
〜［３３］で受け、その出力を末端クロック配線［３
０］に接続する。クロック供給されるセル［４１］〜
［４９］は全てこの末端クロック配線に［３０］接続す
る。

【０００７】図６は図５のクロック分配方式を本発明の
実施例によってレイアウトした例である。各セル列に末
端クロックドライバ［３１］〜［３３］を１つずつ配
し、中間クロックドライバ［２１］および末端クロック
ドライバ［３１］〜［３３］を左端に寄せて配置する。
そして、各セル列の末端クロック配線［３０］を各セル
列の末端クロックドライバから右端まで這わせ、右端で
全てのセル列の末端クロック配線［３０］をショートす
る。こうすると、各末端クロックドライバ［３１］〜
［３３］当りの末端クロック配線長はレイアウトブロッ
クの幅とほぼ等しくなり等長化される。また、中間クロ
ックドライバ［２１］から末端クロックドライバ［３
１］〜［３３］までの配線長はレイアウトブロックの高
さとほぼ等しくなる。クロック供給されるセル［４１］
〜［４９］をどこに配置しても末端クロック配線［３
０］が走っており、末端クロック配線［３０］はショー
トされていてどのセル列の末端クロック配線［３０］に
接続しても接続関係は同一なので、クロック供給される
セル［４１］〜［４９］は自由に配置することができ
る。この時、各セル列のクロック供給されるセル数は一
定にはならないが、クロック供給されるセルの入力容量
がクロック配線容量に比べて十分小さければクロックス
キューへの影響は小さい。

【０００８】図７は、本発明の実施例におけるレイアウ
トブロック内のクロック配線方式の２つめの例である。
この例では２つのクロック端子［１１］［１２］を設け
て、それぞれのクロック端子に対して図５の例と同様に
中間クロックドライバ［２１］［２２］および末端クロ
ックドライバ［３１］〜［３６］を接続し、その出力を
末端クロック配線［３０］に接続する。クロック供給さ
れるセル［４１］〜［４９］［５１］〜［５９］は全て
この末端クロック配線［３０］に接続する。

【０００９】図８は図７のクロック分配方式を本発明の
実施例によってレイアウトした例である。各セル列に末
端クロックドライバ［３１］〜［３６］を２つずつ配
し、図のように中間クロックドライバ［２１］［２２］
および末端クロックドライバ［３１］〜［３６］を両端
に寄せて配置する。そして、各セル列の末端クロック配
線［３０］を各セル列の左端から右端まで這わせ、右端
で全てのセル列の末端クロック配線［３０］をショート
する。こうすると、各末端クロックドライバ［３１］〜
［３６］当りの末端クロック配線長はレイアウトブロッ
クの幅の半分となり等長化される。この例でも図６の例
と同様にクロック供給されるセル［４１］〜［４９］
［５１］〜［５９］は自由に配置することができる。こ
の例はレイアウトブロックの幅が図６の例の２倍の場合
に、レイアウトブロック内でのクロックの遅延が図６の
例とほぼ等しくなる。

【００１０】図９は、本発明の実施例におけるレイアウ
トブロック内のクロック配線方式の３つめの例である。
この例では２つの中間クロックドライバ［２１］［２
２］をクロック端子［１１］に接続し、それぞれの中間
クロックドライバに対して図５の例と同様に末端クロッ
クドライバ［３１］〜［３６］を接続し、その出力を末
端クロック配線［３０］に接続する。クロック供給され
るセル［４１］〜［４９］［５１］〜［５９］は全てこ
の末端クロック配線［３０］に接続する。

【００１１】図１０は図９のクロック分配方式を本発明
の実施例によってレイアウトした例である。レイアウト
方式は図６の例と同様であるが、２つの中間クロックド
ライバ［２１］［２２］を中央付近のセル列に配するこ
とにより、クロック端子［１１］から中間クロックドラ
イバ［２１］［２２］までの配線長を中間クロックドラ
イバが１つの場合とほぼ等しくする。この例でも図６の
例と同様にクロック供給されるセル［４１］〜［４９］
［５１］〜［５９］は自由に配置することができる。こ
の例では、中間クロックドライバから末端クロックドラ
イバまでの配線長はレイアウトブロックの高さの約１／
２となるので、レイアウトブロックの高さが図６の例の
２倍の場合に、レイアウトブロック内でのクロックの遅
延が図６の例とほぼ等しくなる。

【００１２】図１１は本発明の実施例を用いて、末端ク
ロックドライバを各セル列にｎ個（ｎは自然数）配し
て、各末端クロックドライバ当りの末端クロック配線長
をレイアウトブロックの幅の約１／ｎとした例である。
末端クロックドライバ［１３］［１４］［１５］［２
３］［２４］［２５］・・・［ｎ３］［ｎ４］［ｎ５］
は図のように各セル列をｎ等分した各領域の中央付近に
配置する。中間クロックドライバ［１２］［２２］・・
・［ｎ２］は最上段のセル列をｎ等分した各領域の中央
付近に配置し、各領域の末端クロックドライバをドライ
ブする。こうすることにより中間クロックドライバから
末端クロックドライバまでの配線長はブロックの高さと
ほぼ等しくなる。また、ブロック間クロック端子［１
１］［２１］・・・［ｎ１］を中間クロックドライバの
近くに配置することができ、ブロック間クロック端子か
ら中間クロックドライバまでの配線長を短くすることが
できる。クロック供給されるセルは図６、図８、図１０
の例と同様に自由に配置することができるので、図では
省略してある。

【００１３】図１２は本発明の実施例を用いて、中間ク
ロックドライバをレイアウトブロック全体でｍｎ個（ｍ
は３以上の整数）、末端クロックドライバを各セル列に
ｎ個配して、各末端クロックドライバ当りの末端クロッ
ク配線長をレイアウトブロックの幅の約１／ｎに、中間
クロックドライバから末端クロックドライバまでの配線
長をブロックの高さの約１／ｍとした例である。末端ク
ロックドライバ［１１３］［１１４］［１１５］［１２
３］［１２４］［１２５］・・・［１ｎ３］［１ｎ４］
［１ｎ５］［２１３］［２１４］［２１５］［２２３］
［２２４］［２２５］・・・［２ｎ３］［２ｎ４］［２
ｎ５］・・・［ｍ１３］［ｍ１４］［ｍ１５］［ｍ２
３］［ｍ２４］［ｍ２５］・・・［ｍｎ３］［ｍｎ４］
［ｍｎ５］は図１１の例と同様に各セル列をｎ等分した
各領域の中央付近に配置する。中間クロックドライバ
［１１２］［１２２］・・・［１ｎ２］［２１２］［２
２２］・・・［２ｎ２］・・・［ｍ１２］［ｍ２２］・
・・［ｍｎ２］は、図のようにセル列をｍグループに分
けて、奇数番目のグループの中間クロックドライバはグ
ループ内の下端のセル列に、偶数番目のグループの中間
クロックドライバはグループ内の上端のセル列に配し、
図１１の例と同様に各セル列をｎ等分した各領域の中央
付近に配置し、各領域の末端クロックドライバをドライ
ブする。そして、中間クロックドライバが偶数個の場合
はｍ／２個、奇数個の場合は（ｍ＋１）／２個のクロッ
ク端子を設けて、図のようにクロック端子［１１１］
［１２１］・・・［１ｎ１］・・・［ｍ１１］［ｍ２
１］・・・［ｍｎ１］と中間クロックドライバ［１１
２］［１２２］・・・［１ｎ２］［２１２］［２２２］
・・・［２ｎ２］・・・［ｍ１２］［ｍ２２］・・・
［ｍｎ２］を接続する。この例では、中間クロックドラ
イバが必ずしもブロック周辺近くにないため、クロック
端子と中間クロックドライバを接続する配線が無視でき
ない長さとなる。このため、ブロック間配線をする際
に、この配線をブロック間配線の一部とみなしてブロッ
ク間配線を等長化する。

【００１４】図１３は本発明の実施例におけるレイアウ
トブロック間のクロック配線方式の例である。チップ全
体のクロックドライバ［１０］にレイアウトブロック
［２０］〜［２９］のクロック端子［４０］〜［４９］
に対応したクロック端子［３０］〜［３９］を設け、こ
の端子とレイアウトブロック［２０］〜［２９］のクロ
ック端子［４０］〜［４９］とをそれぞれ独立のクロッ
ク配線で接続する。一般の自動配置配線ツールには特定
の配線を等長化する機能はないため、クロック配線は以
下のようにして等長化する。まず、チップ全体のクロッ
クドライバ［１０］をより大きな擬似クロックドライバ
［６０］に置き換えて、擬似クロックドライバ［６０］
のクロック端子［７０］〜［７９］とレイアウトブロッ
ク［２０］〜［２９］のクロック端子［４０］〜［４
９］とを自動配置配線ツールを用いて配線する。その
後、図１４のように擬似クロックドライバ［６０］を実
際のクロックドライバ［１０］に戻し、実際のクロック
ドライバ［１０］のクロック端子［３０］〜［３９］と
擬似クロックドライバ［６０］のクロック端子［７０］
〜［７９］とを接続する。この時、レイアウトブロック
［２０］〜［２９］のクロック端子［４０］〜［４９］
から擬似クロックドライバ［６０］のクロック端子［７
０］〜［７９］までのクロック配線［５０］〜［５９］
の長さに応じて、実際のクロックドライバ［１０］のク
ロック端子［３０］〜［３９］から擬似クロックドライ
バ［６０］のクロック端子［７０］〜［７９］までのク
ロック配線［８０］〜［８９］の長さを調節して、レイ
アウトブロック［２０］〜［２９］のクロック端子［４
０］〜［４９］から実際のクロックドライバ［１０］の
クロック端子［３０］〜［３９］までのクロック配線長
を等長化する。

【００１５】

【発明の効果】本発明により、チップを構成する各レイ
アウトブロック内のクロック配線およびチップ全体のク
ロックドライバから各レイアウトブロックまでのクロッ
ク配線が等長化され、クロックスキューが低減される。
異なる大きさのレイアウトブロック内クロック配線も中
間および末端クロックドライバの数を調整することによ
り等長化することができ、クロックスキューが低減され
る。

【図面の簡単な説明】

【図１】自動配置配線ツールを用いた一般的なブロック
間クロック分配方式である。

【図２】自動配置配線ツールを用いた一般的なブロック
内クロック分配方式である。

【図３】図２の方式で自動配置配線ツールを用いてブロ
ックレイアウトを行った例である。

【図４】巨大クロックドライバを用いてクロックスキュ
ーを低減した例である。

【図５】本発明の実施例におけるブロック内クロック分
配方式の１つめの例である。

【図６】図５の方式で本発明の実施例によってブロック
レイアウトを行った例である。

【図７】本発明の実施例におけるブロック内クロック分
配方式の２つめの例である。

【図８】図７の方式で本発明の実施例によってブロック
レイアウトを行った例である。

【図９】本発明の実施例におけるブロック内クロック分
配方式の３つめの例である。

【図１０】図９の方式で本発明の実施例によってブロッ
クレイアウトを行った例である。

【図１１】本発明の実施例によって末端クロックドライ
バを各セル列にｎ個配した例である。

【図１２】本発明の実施例によって中間クロックドライ
バをｍｎ個、末端クロックドライバを各セル列にｎ個配
した例である。

【図１３】本発明の実施例によってブロック間クロック
配線を行った例である。

【図１４】本発明の実施例によってブロック間クロック
配線を等長化した例である。

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数のレイアウトブロックとクロックドラ
   イバによって構成されるクロック同期型マイクロプロセ
   ッサにおいて、 クロックドライバのクロック端子と各レイアウトブロッ
   クのクロック端子をそれぞれ独立のクロック配線で接続
   し、このクロック配線を全て等長化することによりクロ
   ックスキューを低減したことを特徴とするマイクロプロ
   セッサ。
2. 【請求項２】請求項１記載のマイクロプロセッサにおい
   て、 クロックドライバ周辺に配線禁止領域を設けてから自動
   配置配線ツールを用いてクロック配線を含めた配置配線
   を行い、自動配置配線後に上記配線禁止領域を用いてク
   ロック配線を等長化したことを特徴とするマイクロプロ
   セッサ。
3. 【請求項３】レイアウトするセルを１つまたは複数のセ
   ル列に配置してこれらのセルの配線を行う自動配置配線
   ツールを用いてレイアウトブロックを生成するクロック
   同期型マイクロプロセッサにおいて、 クロック供給されるセルに直接接続する末端クロック配
   線を全てのセル列の一方の端から他端まで這わせ、各セ
   ル列の末端クロック配線を全てショートすることによ
   り、クロック供給されるセルをレイアウトブロックのど
   こに配置しても、クロック供給されるセルと末端クロッ
   ク配線との接続関係が同一となるようにし、クロック供
   給されるセルの配置にクロック分配に伴う制約がかから
   ないようにして、自動配置配線ツールを用いたレイアウ
   トを容易にしたことを特徴とするマイクロプロセッサ。
4. 【請求項４】請求項３記載のマイクロプロセッサにおい
   て、 末端クロック配線をドライブする末端クロックドライバ
   を各セル列に同数配し、各末端クロックドライバ当りの
   末端クロック配線長をすべて、セル列の長さ／各セル列
   の末端クロックドライバ数、として等長化し、クロック
   スキューを低減したことを特徴とするマイクロプロセッ
   サ。
5. 【請求項５】請求項４記載のマイクロプロセッサにおい
   て、 末端クロックドライバを各セル列を、各セル列の末端ク
   ロックドライバ数で等分した領域の中央付近に配置する
   ことにより、末端クロック配線上の位置の違いによるク
   ロックスキューを低減したことを特徴とするマイクロプ
   ロセッサ。
6. 【請求項６】請求項４記載のマイクロプロセッサにおい
   て、 各セル列の末端クロックドライバ数を１とし、この末端
   クロックドライバを各セル列の一方の端に寄せることに
   より、末端クロックドライバにクロックを供給するため
   の配線の長さをレイアウトブロックのセル列方向と垂直
   方向の長さと等しくなるようにしてこの配線の長さを考
   慮し易くし、請求項１記載のブロック間クロック配線の
   等長化の際にこの長さも含めて配線の等長化を行うこと
   により、クロックスキューを低減したことを特徴とする
   マイクロプロセッサ。
7. 【請求項７】請求項４記載のマイクロプロセッサにおい
   て、 レイアウトブロックの両端に１つずつクロック端子を設
   けて、末端クロックドライバを各セル列に２つとして各
   セル列の両端に寄せることにより、末端クロックドライ
   バにクロックを供給するための配線の長さをレイアウト
   ブロックのセル列方向と垂直方向の長さと等しくなるよ
   うにしてこの配線の長さを考慮し易くし、請求項１記載
   のブロック間クロック配線の等長化の際に、それぞれの
   クロック端子を独立のクロック配線で接続し、この長さ
   も含めて配線の等長化を行うことにより、クロックスキ
   ューを低減したことを特徴とするマイクロプロセッサ。
8. 【請求項８】請求項５記載のマイクロプロセッサにおい
   て、 各セル列のセル列内での位置がほぼ等しい末端クロック
   ドライバごとにグループ分けし、このグループごとにク
   ロック端子を設けて、このクロック端子とこのグループ
   の末端クロックドライバを接続し、末端クロックドライ
   バにクロックを供給するための配線の長さをレイアウト
   ブロックのセル列方向と垂直方向の長さと等しくなるよ
   うにしてこの配線の長さを考慮し易くし、請求項１記載
   のブロック間クロック配線の等長化の際に、それぞれの
   クロック端子を独立のクロック配線で接続し、この長さ
   も含めて配線の等長化を行うことにより、クロックスキ
   ューを低減したことを特徴とするマイクロプロセッサ。
9. 【請求項９】請求項４または５記載のマイクロプロセッ
   サにおいて、 レイアウトブロックのセル列の長さに応じて各セル列に
   配する末端クロックドライバ数を増減させることによ
   り、セル列の長さの異なるレイアウトブロックの各末端
   クロックドライバ当りの末端クロック配線長を等長化
   し、クロックスキューを低減したことを特徴とするマイ
   クロプロセッサ。
10. 【請求項１０】請求項６、７または８記載のマイクロプ
    ロセッサにおいて、 末端クロックドライバの各グループを更に末端クロック
    ドライバ数の等しい１つまたは複数のサブグループに分
    け、各サブグループごとにクロック端子と末端クロック
    ドライバをドライブする中間クロックドライバを設けて
    接続し、中間クロックドライバはドライブする末端クロ
    ックドライバの１つの近くに配置することにより、末端
    クロックドライバにクロックを供給するための配線の長
    さを「レイアウトブロックのセル列方向と垂直方向の長
    さ／各グループ当りのサブグループ数」とし、更に中間
    クロックドライバをレイアウトブロックの周辺近くに配
    置できる場合は周辺近くに配置してその近くにサブグル
    ープのクロック端子を配置して接続し、周辺近くに配置
    できない場合は、請求項１記載のブロック間クロック配
    線の等長化の際に、周辺に配置したサブグループのクロ
    ック端子から中間クロックドライバまでのクロック配線
    長を考慮して配線の等長化を行うことにより、クロック
    スキューを低減したことを特徴とするマイクロプロセッ
    サ。
11. 【請求項１１】請求項１０記載のマイクロプロセッサに
    おいて、 隣同士のサブグループの中間クロックドライバを接近し
    て配置できる場合にクロック端子を共通化して、クロッ
    ク端子数を減らすことにより、請求項１記載のブロック
    間クロック配線の必要なクロック端子数を減らしたこと
    を特徴とするマイクロプロセッサ。
12. 【請求項１２】請求項１０または１１記載のマイクロプ
    ロセッサにおいて、 レイアウトブロックのセル列の長さおよびセル列方向と
    垂直方向の長さに応じて末端クロックドライバのグルー
    プおよびサブグループ数を増減させることにより、セル
    列の長さおよびセル列方向と垂直方向の長さの異なるレ
    イアウトブロックの、各末端クロックドライバ当りの末
    端クロック配線長および末端クロックドライバにクロッ
    クを供給するための配線の長さを等長化し、クロックス
    キューを低減したことを特徴とするマイクロプロセッ
    サ。