JPH06231047A - アドレス変換方法および装置 - Google Patents
アドレス変換方法および装置Info
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- JPH06231047A JPH06231047A JP5018335A JP1833593A JPH06231047A JP H06231047 A JPH06231047 A JP H06231047A JP 5018335 A JP5018335 A JP 5018335A JP 1833593 A JP1833593 A JP 1833593A JP H06231047 A JPH06231047 A JP H06231047A
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- virtual address
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】
【目的】６４ビット仮想アドレスを実アドレスに変換す
るアドレス変換方法および装置に関し、３２ビット仮想
アドレスとの互換性を保ちつつ、更に高速なアドレス変
換を行う。 【構成】６４ビット仮想アドレスは、セングメント番号
６０、ページインデックス６２およびページオフセット
６４で構成する。まず、セグメント番号の上位をハッシ
ュ生成回路３４に入力してリンクテーブル２２のハッシ
ュアドレスを求め、これにセグメント番号の下位をオフ
セットとして加えたアドレスでリンクテーブル２２を引
き、仮想アドレスのタグ情報、ページテーブル２６のベ
ースアドレスを得る。次に得られた仮想アドレスのタグ
情報と元のセグメント番号を比較し、一致した場合には
ページテーブル２６のベースアドレスが正しいとし、こ
のベースアドレスにページインデックス６２をオフセッ
トとして加えたテーブルアドレスでページテーブル２６
を引いてページフレーム番号を求め、元のページオフセ
ット６４を組合わせて実アドレスとする。
るアドレス変換方法および装置に関し、３２ビット仮想
アドレスとの互換性を保ちつつ、更に高速なアドレス変
換を行う。 【構成】６４ビット仮想アドレスは、セングメント番号
６０、ページインデックス６２およびページオフセット
６４で構成する。まず、セグメント番号の上位をハッシ
ュ生成回路３４に入力してリンクテーブル２２のハッシ
ュアドレスを求め、これにセグメント番号の下位をオフ
セットとして加えたアドレスでリンクテーブル２２を引
き、仮想アドレスのタグ情報、ページテーブル２６のベ
ースアドレスを得る。次に得られた仮想アドレスのタグ
情報と元のセグメント番号を比較し、一致した場合には
ページテーブル２６のベースアドレスが正しいとし、こ
のベースアドレスにページインデックス６２をオフセッ
トとして加えたテーブルアドレスでページテーブル２６
を引いてページフレーム番号を求め、元のページオフセ
ット６４を組合わせて実アドレスとする。
Description
【０００１】
【産業上の利用分野】本発明は、仮想メモリシステムに
おいて仮想アドレスを実アドレスに変換するアドレス変
換方法および装置に関し、特に、６４ビット仮想アドレ
スを実アドレスに変換するアドレス変換方法および装置
に関する。近年、コンピュータシステムの高速化の要求
に伴い、データやアドレスの６４ビット化が要求されて
いる。このため、いくつかの６４ビットの仮想アドレス
を実アドレスに変換するアドレス変換方法が提供されて
いるが、３２ビットの仮想アドレスとの互換が容易に取
れ、且つ高速に変換できるアドレス変換方法はなく、３
２ビット仮想アドレスの互換性とアドレス変換の高速性
を両立した６４ビット仮想アドレスのアドレス変換方法
が要求されている。
おいて仮想アドレスを実アドレスに変換するアドレス変
換方法および装置に関し、特に、６４ビット仮想アドレ
スを実アドレスに変換するアドレス変換方法および装置
に関する。近年、コンピュータシステムの高速化の要求
に伴い、データやアドレスの６４ビット化が要求されて
いる。このため、いくつかの６４ビットの仮想アドレス
を実アドレスに変換するアドレス変換方法が提供されて
いるが、３２ビットの仮想アドレスとの互換が容易に取
れ、且つ高速に変換できるアドレス変換方法はなく、３
２ビット仮想アドレスの互換性とアドレス変換の高速性
を両立した６４ビット仮想アドレスのアドレス変換方法
が要求されている。
【０００２】
【従来の技術】従来、３２ビット以下の仮想アドレスを
使用した従来の仮想メモリシステムにおいては、例えば
３２ビットの仮想アドレスを例にとると、図１２に示す
ように、セグメント番号（Segment Number）１０４、ペ
ージインデックス（Page Index）６２およびページオフ
セット（Page Offset ）６４に分けて構成している。
使用した従来の仮想メモリシステムにおいては、例えば
３２ビットの仮想アドレスを例にとると、図１２に示す
ように、セグメント番号（Segment Number）１０４、ペ
ージインデックス（Page Index）６２およびページオフ
セット（Page Offset ）６４に分けて構成している。
【０００３】ここでセグメント番号１０４は、仮想空間
をプログラムの構成要素である可変長ブロックであるセ
グメント単位に分割した場合の位置を示し、ページイン
デックス６２はセグメント領域をペーシ単位に分割した
場合の位置を示し、更にページオフセット６４は、実空
間に対応したページ領域内の位置を示す。仮想アドレス
から実アドレスへの変換は、図１３に示すように、セグ
メントテーブル（Segment Table ）１０８とページテー
ブル（Page Table）１１２を引くことによって実アドレ
スを得る２段階変換方法が一般に用いられている。
をプログラムの構成要素である可変長ブロックであるセ
グメント単位に分割した場合の位置を示し、ページイン
デックス６２はセグメント領域をペーシ単位に分割した
場合の位置を示し、更にページオフセット６４は、実空
間に対応したページ領域内の位置を示す。仮想アドレス
から実アドレスへの変換は、図１３に示すように、セグ
メントテーブル（Segment Table ）１０８とページテー
ブル（Page Table）１１２を引くことによって実アドレ
スを得る２段階変換方法が一般に用いられている。
【０００４】すなわち、セグメントテーブルベースレジ
スタ（Segment Table Base Register ）１０６からセグ
メントテーブル１０８のベースアドレスを得て、このベ
ースアドレスに仮想アドレスのセグメント番号１０４を
オフセットとして加えて検索することで、ページテーブ
ル１１２のベースアドレスを得る。次に、セグメントテ
ーブル１０８から得られたベースアドレスに仮想アドレ
ス内のページインデックス６２をオフセットとして加え
てページテーブル１１２を検索することで、ページフレ
ーム番号（Page Frame Number ）を得る。最終的に、ペ
ージテーブル１１２から求めたページフレーム番号に仮
想アドレス内のページオフセット６４を組合せたものが
実アドレスになる。
スタ（Segment Table Base Register ）１０６からセグ
メントテーブル１０８のベースアドレスを得て、このベ
ースアドレスに仮想アドレスのセグメント番号１０４を
オフセットとして加えて検索することで、ページテーブ
ル１１２のベースアドレスを得る。次に、セグメントテ
ーブル１０８から得られたベースアドレスに仮想アドレ
ス内のページインデックス６２をオフセットとして加え
てページテーブル１１２を検索することで、ページフレ
ーム番号（Page Frame Number ）を得る。最終的に、ペ
ージテーブル１１２から求めたページフレーム番号に仮
想アドレス内のページオフセット６４を組合せたものが
実アドレスになる。
【０００５】図１４は図１３のアドレス変換方法による
仮想空間と実空間の関係を示す。仮想空間１１４は、ま
ずセグメント１１６−１，１１６−２，・・・に分割さ
れ、各セグメントは例えばセグメント１１６−２に示す
ように、実空間１２２に対応した大きさのページ１１８
−１〜１１８−４に分割されている。図１２に示した３
２ビットで指定される仮想空間１１４内の任意の仮想ア
ドレスは、セグメントテーブル１０８およびページテー
ブル１１２を使用した２段階変換で実アドレスに変換さ
れ、主記憶装置（ＭＳＵ）に確保されている実空間１２
２の中の物理アドレスを示す。
仮想空間と実空間の関係を示す。仮想空間１１４は、ま
ずセグメント１１６−１，１１６−２，・・・に分割さ
れ、各セグメントは例えばセグメント１１６−２に示す
ように、実空間１２２に対応した大きさのページ１１８
−１〜１１８−４に分割されている。図１２に示した３
２ビットで指定される仮想空間１１４内の任意の仮想ア
ドレスは、セグメントテーブル１０８およびページテー
ブル１１２を使用した２段階変換で実アドレスに変換さ
れ、主記憶装置（ＭＳＵ）に確保されている実空間１２
２の中の物理アドレスを示す。
【０００６】ここで、仮想アドレスのビットフィールド
を図１２のように、セグメント番号１０４を１０ビッ
ト、ページインデックス６２を１０ビット、ページオフ
セット６４を１２ビットとすると、ページの大きさはペ
ージオフセット６４の１２ビットで決まる４ＫＢとな
り、セグメントテーブル１０８およびページテーブル１
１２のサイズは、セグメント番号１０４およびページイ
ンデックス６２の各１０ビットで決まる１Ｋエントリと
なる。
を図１２のように、セグメント番号１０４を１０ビッ
ト、ページインデックス６２を１０ビット、ページオフ
セット６４を１２ビットとすると、ページの大きさはペ
ージオフセット６４の１２ビットで決まる４ＫＢとな
り、セグメントテーブル１０８およびページテーブル１
１２のサイズは、セグメント番号１０４およびページイ
ンデックス６２の各１０ビットで決まる１Ｋエントリと
なる。
【０００７】このような従来のアドレス変換方法を、そ
のまま３２ビットを越える仮想アドレス、例えば６４ビ
ットの仮想アドレスを使用する仮想メモリシステムに適
用する場合には、例えば図１５に示すビット構成とす
る。即ち、セグメント番号１０４を２６ビット、ページ
インデックス６２を２６ビット、ページオフセット６４
を１２ビットに分けたビット構成としている。
のまま３２ビットを越える仮想アドレス、例えば６４ビ
ットの仮想アドレスを使用する仮想メモリシステムに適
用する場合には、例えば図１５に示すビット構成とす
る。即ち、セグメント番号１０４を２６ビット、ページ
インデックス６２を２６ビット、ページオフセット６４
を１２ビットに分けたビット構成としている。
【０００８】ここでページの大きさは１２ビットのペー
ジオフセット６４で決まる４ＫＢとなり、セグメントテ
ーブル１０８およびページテーブル１１２のサイズは、
セグメント番号１０４およびページインデックス６２の
各２６ビットで決まる６４Ｍエントリとなる。従って、
セグメントテーブルおよびページテーブルが非常に大き
くなり、主記憶装置内に確保される実アドレス空間で、
これらのテーブルが占める割合が大きく、メモリシステ
ムとして実際に使用できる実アドレス空間が小さくなっ
てしまう。
ジオフセット６４で決まる４ＫＢとなり、セグメントテ
ーブル１０８およびページテーブル１１２のサイズは、
セグメント番号１０４およびページインデックス６２の
各２６ビットで決まる６４Ｍエントリとなる。従って、
セグメントテーブルおよびページテーブルが非常に大き
くなり、主記憶装置内に確保される実アドレス空間で、
これらのテーブルが占める割合が大きく、メモリシステ
ムとして実際に使用できる実アドレス空間が小さくなっ
てしまう。
【０００９】このような問題に対処した６４ビットアド
レス変換方法として、図１６に示すものがある。図１６
のアドレス変換方法は、仮想アドレスを仮想アドレスビ
ット（Virtual Address Bits）１２４とページオフセッ
トビット（Page Offset Bits）１２６に分けている。仮
想アドレスビット１２４はハッシュ生成回路１２８によ
ってハッシュアドレスに変換され、このハッシュアドレ
スによりハッシュ検索テーブル（Hash Anchor Table ）
１３２を検索する。
レス変換方法として、図１６に示すものがある。図１６
のアドレス変換方法は、仮想アドレスを仮想アドレスビ
ット（Virtual Address Bits）１２４とページオフセッ
トビット（Page Offset Bits）１２６に分けている。仮
想アドレスビット１２４はハッシュ生成回路１２８によ
ってハッシュアドレスに変換され、このハッシュアドレ
スによりハッシュ検索テーブル（Hash Anchor Table ）
１３２を検索する。
【００１０】ハッシュ検索テーブル１３２からはページ
フレームテーブルポインタ（Page Frame Table Pointe
r)１３４が得られ、このポインタ１３４でページフレー
ムテーブル１３５を引くと、ページフレームテーブルエ
ントリ（Page Frame Table Entry）１３６が得られる。
このページフレームテーブルエントリ（ＰＦＴＥ）１３
６には、仮想アドレス、ページフレーム番号（Page Fra
me Number ）及びリンクアドレス（Link Address）が含
まれている。
フレームテーブルポインタ（Page Frame Table Pointe
r)１３４が得られ、このポインタ１３４でページフレー
ムテーブル１３５を引くと、ページフレームテーブルエ
ントリ（Page Frame Table Entry）１３６が得られる。
このページフレームテーブルエントリ（ＰＦＴＥ）１３
６には、仮想アドレス、ページフレーム番号（Page Fra
me Number ）及びリンクアドレス（Link Address）が含
まれている。
【００１１】そこで仮想アドレスの中の仮想アドレスビ
ット１２４とページフレームテーブルエントリ（ＰＦＴ
Ｅ）１３６内の仮想アドレスとを比較し、一致した場合
には、その中のページフレーム番号１４２に仮想アドレ
ス内のページオフセットビット１２６を組合せたものが
求める実アドレス２６となる。一致しなかった場合に
は、リンクアドレスを用いて次のページフレームテーブ
ルエントリ（ＰＦＴＥ）を求め、一致する仮想アドレス
が見つかるまで同様の処理を繰り返す。
ット１２４とページフレームテーブルエントリ（ＰＦＴ
Ｅ）１３６内の仮想アドレスとを比較し、一致した場合
には、その中のページフレーム番号１４２に仮想アドレ
ス内のページオフセットビット１２６を組合せたものが
求める実アドレス２６となる。一致しなかった場合に
は、リンクアドレスを用いて次のページフレームテーブ
ルエントリ（ＰＦＴＥ）を求め、一致する仮想アドレス
が見つかるまで同様の処理を繰り返す。
【００１２】仮想アドレスビット１２４とページフレー
ムテーブルエントリ（ＰＦＴＥ）１３６内の仮想アドレ
スとが一致しないのは、ハッシュ生成回路１２８におい
て異なった仮想アドレスビットであっても同じハッシュ
アドレスが生成された場合であり、この場合には、所定
の規則に従って生成したリンクアドレスに対応するペー
ジフレームテーブルエントリ（ＰＦＴＥ）を格納し、リ
ンクポインタで結び付けている。
ムテーブルエントリ（ＰＦＴＥ）１３６内の仮想アドレ
スとが一致しないのは、ハッシュ生成回路１２８におい
て異なった仮想アドレスビットであっても同じハッシュ
アドレスが生成された場合であり、この場合には、所定
の規則に従って生成したリンクアドレスに対応するペー
ジフレームテーブルエントリ（ＰＦＴＥ）を格納し、リ
ンクポインタで結び付けている。
【００１３】図１７は図１６のアドレス変換方法におけ
る仮想空間と実空間の関係を示した説明図である。この
場合、仮想空間１４６は、実空間１５２に対応したサイ
ズのページ１４８−１，１４８−２，・・・に分割され
ている。この仮想空間１４６内の任意の仮想アドレス
は、ハッシュ生成回路１２８、ハッシュ検索テーブル１
３２およびページフレームテーブル１３５を使用して実
アドレスに変換され、主記憶装置（ＭＳＵ）に確保され
ている実メモリ空間１５２の中の物理アドレスを示す。
る仮想空間と実空間の関係を示した説明図である。この
場合、仮想空間１４６は、実空間１５２に対応したサイ
ズのページ１４８−１，１４８−２，・・・に分割され
ている。この仮想空間１４６内の任意の仮想アドレス
は、ハッシュ生成回路１２８、ハッシュ検索テーブル１
３２およびページフレームテーブル１３５を使用して実
アドレスに変換され、主記憶装置（ＭＳＵ）に確保され
ている実メモリ空間１５２の中の物理アドレスを示す。
【００１４】
【発明が解決しようとする課題】しかし、図１６に示し
た従来のアドレス変換方法にあっては、図１７の仮想空
間１４６に示すように、ページより１段上位のセグメン
トという概念がなくなっており、図１４に示した２段階
のテーブル変換を行うセグメントという概念をもった従
来の３２ビット仮想アドレスの場合の仮想空間１１４と
の場合と大きく異なるため、互換性を保つのが困難であ
るという問題があった。
た従来のアドレス変換方法にあっては、図１７の仮想空
間１４６に示すように、ページより１段上位のセグメン
トという概念がなくなっており、図１４に示した２段階
のテーブル変換を行うセグメントという概念をもった従
来の３２ビット仮想アドレスの場合の仮想空間１１４と
の場合と大きく異なるため、互換性を保つのが困難であ
るという問題があった。
【００１５】また仮想アドレスの比較を行うまでに主記
憶装置上にあるハッシュ検索テーブルとページフレーム
テーブルの２つのテーブルを引いているため、２回の主
記憶アクセスが必要であり、アドレス変換が正しいかど
うか分かるまでに時間がかかるという問題があった。本
発明の目的は、仮想空間にセグメントの概念を取り入れ
て３２ビット以下の仮想アドレスとの互換性を保ちつ
つ、更に高速なアドレス変換を行うことのできる３２ビ
ットを越える仮想アドレス、例えば６４ビット仮想アド
レスの仮想メモリシステムで使用するアドレス変換方式
を提供する。
憶装置上にあるハッシュ検索テーブルとページフレーム
テーブルの２つのテーブルを引いているため、２回の主
記憶アクセスが必要であり、アドレス変換が正しいかど
うか分かるまでに時間がかかるという問題があった。本
発明の目的は、仮想空間にセグメントの概念を取り入れ
て３２ビット以下の仮想アドレスとの互換性を保ちつ
つ、更に高速なアドレス変換を行うことのできる３２ビ
ットを越える仮想アドレス、例えば６４ビット仮想アド
レスの仮想メモリシステムで使用するアドレス変換方式
を提供する。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の変換対象となる３２ビットを越える
仮想アドレス、例えば６４ビットの仮想アドレスは、 セングメント番号６０ ページインデックス６２ ページオフセット６４ から構成される。アドレス変換の手順は、まず、仮想ア
ドレスの一部であるセグメント番号６０の上位ビットを
ハッシュ生成回路３４に入力してリンクテーブル２２の
ベースアドレスとなるハッシュアドレスを求める。この
ハッシュアドレスにセグメント番号の下位ビットをオフ
セットとして加算したテーブルアドレスでリンクテーブ
ル２２を引き、仮想アドレスのタグ情報、ページテーブ
ル２６のベースアドレスおよび補助リンクテーブル２４
のポインタを含むリンクテーブルエントリ（Link Table
Entry）を得る。
図である。本発明の変換対象となる３２ビットを越える
仮想アドレス、例えば６４ビットの仮想アドレスは、 セングメント番号６０ ページインデックス６２ ページオフセット６４ から構成される。アドレス変換の手順は、まず、仮想ア
ドレスの一部であるセグメント番号６０の上位ビットを
ハッシュ生成回路３４に入力してリンクテーブル２２の
ベースアドレスとなるハッシュアドレスを求める。この
ハッシュアドレスにセグメント番号の下位ビットをオフ
セットとして加算したテーブルアドレスでリンクテーブ
ル２２を引き、仮想アドレスのタグ情報、ページテーブ
ル２６のベースアドレスおよび補助リンクテーブル２４
のポインタを含むリンクテーブルエントリ（Link Table
Entry）を得る。
【００１７】リンクテーブル２２から得られたリンクテ
ーブルエントリ（ＬＴＥ）内の仮想アドレスのタグ情報
（セグメント番号の上位ビット）と元のセグメント番号
６０の一部（上位ビット）を比較し、一致した場合には
リンクテーブルエントリ（ＬＴＥ）内のページテーブル
２６のベースアドレスが正しいことが判る。ここで、一
致しなかった場合にはリンクテーブルエントリ（ＬＴ
Ｅ）内のリンクポインタによって補助リンクテーブル２
４を引き、仮想アドレスのタグ情報、ページテーブル２
６のベースアドレスおよび補助リンクテーブル２４のポ
インタを含む補助リンクテーブルエントリ（Auxiliary
Link Table Entry）を得る。この補助リンクテーブルエ
ントリ（ＡＬＴＥ）はリンクテーブル２２から得たリン
クテーブルエントリ（ＬＴＥ）と全く同じ構成であり、
元のセグメント番号６０と一致する仮想アドレスのタグ
情報が見つかって正しいページテーブル２６のベースア
ドレスが得られるまで、補助リンクテーブル２４を引き
直す。
ーブルエントリ（ＬＴＥ）内の仮想アドレスのタグ情報
（セグメント番号の上位ビット）と元のセグメント番号
６０の一部（上位ビット）を比較し、一致した場合には
リンクテーブルエントリ（ＬＴＥ）内のページテーブル
２６のベースアドレスが正しいことが判る。ここで、一
致しなかった場合にはリンクテーブルエントリ（ＬＴ
Ｅ）内のリンクポインタによって補助リンクテーブル２
４を引き、仮想アドレスのタグ情報、ページテーブル２
６のベースアドレスおよび補助リンクテーブル２４のポ
インタを含む補助リンクテーブルエントリ（Auxiliary
Link Table Entry）を得る。この補助リンクテーブルエ
ントリ（ＡＬＴＥ）はリンクテーブル２２から得たリン
クテーブルエントリ（ＬＴＥ）と全く同じ構成であり、
元のセグメント番号６０と一致する仮想アドレスのタグ
情報が見つかって正しいページテーブル２６のベースア
ドレスが得られるまで、補助リンクテーブル２４を引き
直す。
【００１８】リンクテーブル２２または補助リンクテー
ブル２４から正しいページテーブル２６のベースアドレ
スが得られたら、ベースアドレスに仮想アドレスのペー
ジインデックス６２をオフセットとして加えたテーブル
アドレスでページテーブル２６を引いて、ページテーブ
ルエントリ（Page Table Entry）を得る。このページテ
ーブルエントリ（ＰＴＥ）はページフレーム番号（Page
Frame Number ）を含み、最終的にページフレーム番号
（ＰＦＮ）に仮想アドレスのページオフセット６４を加
えたものが実アドレスになる。
ブル２４から正しいページテーブル２６のベースアドレ
スが得られたら、ベースアドレスに仮想アドレスのペー
ジインデックス６２をオフセットとして加えたテーブル
アドレスでページテーブル２６を引いて、ページテーブ
ルエントリ（Page Table Entry）を得る。このページテ
ーブルエントリ（ＰＴＥ）はページフレーム番号（Page
Frame Number ）を含み、最終的にページフレーム番号
（ＰＦＮ）に仮想アドレスのページオフセット６４を加
えたものが実アドレスになる。
【００１９】更に、プロセスごとに仮想空間と実空間を
もつ仮想メモリシステムを対象とした本発明のアドレス
変換方法及び装置にあっては、ハッシュ生成回路３４で
プロセスＩＤと仮想アドレスのセグメント番号６０の一
部（上位ビット）を入力してリンクテーブル２２のベー
スアドレスとなるハッシュアドレスを求める。またリン
クテーブル２２から得たリンクテーブルエントリ（ＬＴ
Ｅ）には、更にプロセスＩＤが含まれており、仮想アド
レスのタグ情報と元のセグメント番号の一致に加え、元
のプロセスＩＤとの一致が得られたときにリンクテーブ
ルエントリ（ＬＴＥ）のページテーブル２６のベースア
ドレスが正しいことが判る。この点は補助リンクテーブ
ル２４の検索についても同様である。
もつ仮想メモリシステムを対象とした本発明のアドレス
変換方法及び装置にあっては、ハッシュ生成回路３４で
プロセスＩＤと仮想アドレスのセグメント番号６０の一
部（上位ビット）を入力してリンクテーブル２２のベー
スアドレスとなるハッシュアドレスを求める。またリン
クテーブル２２から得たリンクテーブルエントリ（ＬＴ
Ｅ）には、更にプロセスＩＤが含まれており、仮想アド
レスのタグ情報と元のセグメント番号の一致に加え、元
のプロセスＩＤとの一致が得られたときにリンクテーブ
ルエントリ（ＬＴＥ）のページテーブル２６のベースア
ドレスが正しいことが判る。この点は補助リンクテーブ
ル２４の検索についても同様である。
【００２０】ここで仮想アドレスは６４ビットの仮想ア
ドレスであり、この６４ビット仮想アドレスのページイ
ンデックス６２およびページオフセット６４を既存の３
２ビット仮想アドレスと同一に構成して３２ビット仮想
アドレスとの互換性を保つ。更に、補助リンクテーブル
を用いた処理はソフトウェアで実現し、アドレス変換機
構のハードウェアを低減してもよい。
ドレスであり、この６４ビット仮想アドレスのページイ
ンデックス６２およびページオフセット６４を既存の３
２ビット仮想アドレスと同一に構成して３２ビット仮想
アドレスとの互換性を保つ。更に、補助リンクテーブル
を用いた処理はソフトウェアで実現し、アドレス変換機
構のハードウェアを低減してもよい。
【００２１】
【作用】このような構成を備えた本発明のアドレス変換
方法および装置は、従来の３２ビット以下の仮想アドレ
スと同様なビット構成で３２ビットを越える仮想アドレ
スを採用しているため、セグメントの概念を取り入れて
ることができ、従来の３２ビットの仮想アドレスを用い
た仮想メモリシステムとの互換性を保つことが容易にで
きる。
方法および装置は、従来の３２ビット以下の仮想アドレ
スと同様なビット構成で３２ビットを越える仮想アドレ
スを採用しているため、セグメントの概念を取り入れて
ることができ、従来の３２ビットの仮想アドレスを用い
た仮想メモリシステムとの互換性を保つことが容易にで
きる。
【００２２】また、ハッシュアドレスに基づいてテーブ
ルを１つ引いた直後にアドレス比較を行ってテーブルか
ら得られた下位テーブルのベースアドレスが正しいかど
うかの判定を行っているため、２つのテーブルを引いて
からアドレス比較を行う従来のハッシュアドレスを用い
たアドレス変換に比べ、より高速のアドレス変換を実現
することができる。
ルを１つ引いた直後にアドレス比較を行ってテーブルか
ら得られた下位テーブルのベースアドレスが正しいかど
うかの判定を行っているため、２つのテーブルを引いて
からアドレス比較を行う従来のハッシュアドレスを用い
たアドレス変換に比べ、より高速のアドレス変換を実現
することができる。
【００２３】
【実施例】図２は本発明のアドレス変換が適用される計
算機のハードウェア構成を示した説明図である。図２に
おいて、１０は中央処理ユニット（ＣＰＵ）であり、メ
モリ管理ユニット（ＭＭＵ）１６を備えており、メモリ
管理ユニット１６内には本発明のアドレス変換を行うア
ドレス変換機構１８と変換索引バッファ（ＴＬＢ）２０
を備えている。
算機のハードウェア構成を示した説明図である。図２に
おいて、１０は中央処理ユニット（ＣＰＵ）であり、メ
モリ管理ユニット（ＭＭＵ）１６を備えており、メモリ
管理ユニット１６内には本発明のアドレス変換を行うア
ドレス変換機構１８と変換索引バッファ（ＴＬＢ）２０
を備えている。
【００２４】１２は主記憶装置（ＭＳＵ）であり、内部
バス１４を介して中央処理ユニット１０に接続してい
る。主記憶装置１２内にはアドレス変換機構１８で使用
するリンクテーブル２２，補助リンクテーブル２４及び
ページテーブル２６を格納している。勿論、主記憶装置
１２内には実メモリ空間として使用されるメモリ領域が
設けられており、仮想空間に対応した磁気ディスク装置
等の外部記憶装置から対応するメモリ領域を必要に応じ
てスワッピングする。
バス１４を介して中央処理ユニット１０に接続してい
る。主記憶装置１２内にはアドレス変換機構１８で使用
するリンクテーブル２２，補助リンクテーブル２４及び
ページテーブル２６を格納している。勿論、主記憶装置
１２内には実メモリ空間として使用されるメモリ領域が
設けられており、仮想空間に対応した磁気ディスク装置
等の外部記憶装置から対応するメモリ領域を必要に応じ
てスワッピングする。
【００２５】図３は図２の中央処理ユニット１０に設け
られたアドレス変換機構１８のハードウェア構成の第１
実施例を示した実施例構成図であり、この実施例にあっ
ては６４ビットの仮想アドレスのアドレス変換を例にと
っている。図３において、変換対象となる６４ビットの
仮想アドレスはセグメント番号保持レジスタ回路２８，
ページインデックス保持レジスタ回路３０及びページオ
フセット保持レジスタ回路３２に保持される。即ち、図
３の実施例で変換対象となる仮想アドレスは図４のビッ
トフォーマットに示すように、４２ビットのセグメント
番号６０、１０ビットのページインデックス６２及び１
２ビットのページオフセット６４で構成される。
られたアドレス変換機構１８のハードウェア構成の第１
実施例を示した実施例構成図であり、この実施例にあっ
ては６４ビットの仮想アドレスのアドレス変換を例にと
っている。図３において、変換対象となる６４ビットの
仮想アドレスはセグメント番号保持レジスタ回路２８，
ページインデックス保持レジスタ回路３０及びページオ
フセット保持レジスタ回路３２に保持される。即ち、図
３の実施例で変換対象となる仮想アドレスは図４のビッ
トフォーマットに示すように、４２ビットのセグメント
番号６０、１０ビットのページインデックス６２及び１
２ビットのページオフセット６４で構成される。
【００２６】ここで、ページインデックス６２とページ
オフセット６４については、図１２に示した従来の３２
ビット仮想アドレスのビットフォーマットと同じであ
り、セグメント番号６０のみが４２ビットに拡大してい
る。再び図３を参照するに、セグメント番号保持レジス
タ回路２８に続いてはハッシュ生成回路３４が設けられ
る。ハッシュ生成回路３４は仮想アドレスのセグメント
番号の一部、この実施例にあっては４２ビットのセグメ
ント番号６０の内の上位２８ビットをハッシュパラメー
タとして入力し、ハッシュアドレスを生成する。ハッシ
ュ生成回路３４に続いては加算回路３６が設けられ、ハ
ッシュ生成回路３４で得られたハッシュアドレスとセグ
メント番号保持レジスタ回路２８のセグメント番号の下
位１４ビットを加算している。
オフセット６４については、図１２に示した従来の３２
ビット仮想アドレスのビットフォーマットと同じであ
り、セグメント番号６０のみが４２ビットに拡大してい
る。再び図３を参照するに、セグメント番号保持レジス
タ回路２８に続いてはハッシュ生成回路３４が設けられ
る。ハッシュ生成回路３４は仮想アドレスのセグメント
番号の一部、この実施例にあっては４２ビットのセグメ
ント番号６０の内の上位２８ビットをハッシュパラメー
タとして入力し、ハッシュアドレスを生成する。ハッシ
ュ生成回路３４に続いては加算回路３６が設けられ、ハ
ッシュ生成回路３４で得られたハッシュアドレスとセグ
メント番号保持レジスタ回路２８のセグメント番号の下
位１４ビットを加算している。
【００２７】ここでハッシュ生成回路３４で生成するハ
ッシュアドレスは、次のリンクテーブル検索回路３８で
検索する図２の主記憶装置１２に示したリンクテーブル
２２のベースアドレスとなる。また加算回路３６でハッ
シュアドレスに加算するセグメント番号６０の下位１４
ビットはベースアドレスに対するリンクテーブル２２の
オフセットとなる。
ッシュアドレスは、次のリンクテーブル検索回路３８で
検索する図２の主記憶装置１２に示したリンクテーブル
２２のベースアドレスとなる。また加算回路３６でハッ
シュアドレスに加算するセグメント番号６０の下位１４
ビットはベースアドレスに対するリンクテーブル２２の
オフセットとなる。
【００２８】リンクテーブル検索回路３８は図２に示し
た主記憶装置１２に格納しているリンクテーブル２２を
加算回路３６から得られたテーブルアドレスで引いてリ
ンクテーブルエントリを求める。リンクテーブル検索回
路３８によりリンクテーブル２２から引いて得られるリ
ンクテーブルエントリには図５に示す情報が含まれる。
た主記憶装置１２に格納しているリンクテーブル２２を
加算回路３６から得られたテーブルアドレスで引いてリ
ンクテーブルエントリを求める。リンクテーブル検索回
路３８によりリンクテーブル２２から引いて得られるリ
ンクテーブルエントリには図５に示す情報が含まれる。
【００２９】図５において、リンクテーブル２２から得
られたリンクテーブルエントリは１２８ビットのビット
フォーマットで構成され、２８ビットの上位セグメント
番号６７−１、３６ビットのページテーブルベースアド
レス６８、１６ビットのプロセスＩＤ７０、２１ビット
のフラグ７２及び３６ビットのリンクポインタ７４で構
成される。
られたリンクテーブルエントリは１２８ビットのビット
フォーマットで構成され、２８ビットの上位セグメント
番号６７−１、３６ビットのページテーブルベースアド
レス６８、１６ビットのプロセスＩＤ７０、２１ビット
のフラグ７２及び３６ビットのリンクポインタ７４で構
成される。
【００３０】ここで、上位セグメント番号６７−１は変
換しようとする仮想アドレスのタグ情報を示すもので、
仮想アドレスにおける４２ビットのセグメント番号の内
の上位２８ビットを格納している。２１ビットのフラグ
７２は適宜の制御フラグの領域に使用される。更に、リ
ンクポインタ７４は補助リンクテーブル２４を引くため
に使用される。尚、プロセスＩＤ７０は、図３の第１実
施例では使用せず、空き領域となっている。
換しようとする仮想アドレスのタグ情報を示すもので、
仮想アドレスにおける４２ビットのセグメント番号の内
の上位２８ビットを格納している。２１ビットのフラグ
７２は適宜の制御フラグの領域に使用される。更に、リ
ンクポインタ７４は補助リンクテーブル２４を引くため
に使用される。尚、プロセスＩＤ７０は、図３の第１実
施例では使用せず、空き領域となっている。
【００３１】再び図３を参照するに、リンクテーブル検
索回路３８で得られるリンクテーブル２２から得られた
図５に示したリンクテーブルエントリの中の上位セグメ
ント番号６７−１は比較回路４０に与えられ、セグメン
ト番号保持レジスタ２８の上位２８ビットのセグメント
番号と比較される。比較回路４０で一致出力が得られる
と制御信号を選択回路４２に出力し、同時にリンクテー
ブル検索回路３８より得られている、そのときのリンク
テーブルエントリの中の図５に示すページテーブルベー
スアドレス６８を正しいものとして加算回路５０に出力
する。
索回路３８で得られるリンクテーブル２２から得られた
図５に示したリンクテーブルエントリの中の上位セグメ
ント番号６７−１は比較回路４０に与えられ、セグメン
ト番号保持レジスタ２８の上位２８ビットのセグメント
番号と比較される。比較回路４０で一致出力が得られる
と制御信号を選択回路４２に出力し、同時にリンクテー
ブル検索回路３８より得られている、そのときのリンク
テーブルエントリの中の図５に示すページテーブルベー
スアドレス６８を正しいものとして加算回路５０に出力
する。
【００３２】加算回路５０は選択回路４２を経由して得
られたページテーブルベースアドレスにページインデッ
クス保持レジスタ回路３０に保持している１０ビットの
ページインデックスを加算してテーブルアドレスを作
り、ページテーブル検索回路５２により図２に示した主
記憶装置１２のページテーブル２６を引く。ページテー
ブル２６を引くと、図６に示すページテーブルエントリ
が得られる。
られたページテーブルベースアドレスにページインデッ
クス保持レジスタ回路３０に保持している１０ビットの
ページインデックスを加算してテーブルアドレスを作
り、ページテーブル検索回路５２により図２に示した主
記憶装置１２のページテーブル２６を引く。ページテー
ブル２６を引くと、図６に示すページテーブルエントリ
が得られる。
【００３３】図６のページテーブルエントリは６４ビッ
トのビットフォーマットで構成され、上位３６ビットに
ページフレーム番号８４を格納し、また下位２８ビット
にフラグ８５を格納している。再び図３を参照するに、
ページテーブル検索回路５２によるページテーブル２６
の検索で得られた図６に示したページフレーム番号８４
は、ページフレーム番号保持レジスタ回路５４に保持さ
れる。同時に、ページオフセット保持レジスタ回路５６
にはページオフセット保持レジスタ回路３２からのペー
ジオフセットを保持し、このページフレーム番号保持レ
ジスタ回路５４とページオフセット保持レジスタ回路５
６の保持内容により実アドレスが生成される。
トのビットフォーマットで構成され、上位３６ビットに
ページフレーム番号８４を格納し、また下位２８ビット
にフラグ８５を格納している。再び図３を参照するに、
ページテーブル検索回路５２によるページテーブル２６
の検索で得られた図６に示したページフレーム番号８４
は、ページフレーム番号保持レジスタ回路５４に保持さ
れる。同時に、ページオフセット保持レジスタ回路５６
にはページオフセット保持レジスタ回路３２からのペー
ジオフセットを保持し、このページフレーム番号保持レ
ジスタ回路５４とページオフセット保持レジスタ回路５
６の保持内容により実アドレスが生成される。
【００３４】一方、比較回路４０でリンクテーブル検索
回路３８によりリンクテーブル２２のリンクテーブルエ
ントリから得られた上位セグメント番号とセグメント番
号保持レジスタ回路２８からの上位セグメント番号とが
一致しなかった場合には、選択回路４４，補助リンクテ
ーブル検索回路４６及び比較回路４８による図２の主記
憶装置１２に設けた補助リンクテーブル２４のテーブル
検索が行われる。
回路３８によりリンクテーブル２２のリンクテーブルエ
ントリから得られた上位セグメント番号とセグメント番
号保持レジスタ回路２８からの上位セグメント番号とが
一致しなかった場合には、選択回路４４，補助リンクテ
ーブル検索回路４６及び比較回路４８による図２の主記
憶装置１２に設けた補助リンクテーブル２４のテーブル
検索が行われる。
【００３５】即ち、比較回路４０より不一致に対応した
制御信号が選択回路４２を経由して選択回路４４に与え
られると、そのときリンクテーブル検索回路３８で得て
いる図５に示したリンクテーブルエントリの中のリンク
ポインタ７４を選択して、補助リンクテーブル検索回路
４６により主記憶装置１２の補助リンクテーブル２４を
引いて補助リンクテーブルエントリを得る。
制御信号が選択回路４２を経由して選択回路４４に与え
られると、そのときリンクテーブル検索回路３８で得て
いる図５に示したリンクテーブルエントリの中のリンク
ポインタ７４を選択して、補助リンクテーブル検索回路
４６により主記憶装置１２の補助リンクテーブル２４を
引いて補助リンクテーブルエントリを得る。
【００３６】補助リンクテーブル２４から得られる補助
リンクテーブルエントリは図５に示したリンクテーブル
２２のリンクテーブルエントリと全く同じ構成をもって
いる。このため、比較回路４８は補助リンクテーブル検
索回路４６で補助リンクテーブル２４から得られた補助
リンクテーブルエントリの中の仮想アドレスのタグ情報
である上位セグメント番号と、セグメント番号保持レジ
スタ回路２８の上位セグメント番号を比較し、一致すれ
ば、このとき得られているページテーブルベースアドレ
スは正しいものとして選択回路４２を経由して加算回路
５０に出力する。
リンクテーブルエントリは図５に示したリンクテーブル
２２のリンクテーブルエントリと全く同じ構成をもって
いる。このため、比較回路４８は補助リンクテーブル検
索回路４６で補助リンクテーブル２４から得られた補助
リンクテーブルエントリの中の仮想アドレスのタグ情報
である上位セグメント番号と、セグメント番号保持レジ
スタ回路２８の上位セグメント番号を比較し、一致すれ
ば、このとき得られているページテーブルベースアドレ
スは正しいものとして選択回路４２を経由して加算回路
５０に出力する。
【００３７】補助リンクテーブル検索回路４６及び比較
回路４８による補助リンクテーブル２４の検索処理は、
正しいページテーブルアドレスが得られるまで繰り返し
行われる。尚、補助リンクテーブル２４の検索でインバ
リッドが検出された場合には、アドレス変換にエラーが
起きていることから、アドレス変換を中止する。また図
３の加算回路３６，５０は、ＯＲ回路としてもよい。
回路４８による補助リンクテーブル２４の検索処理は、
正しいページテーブルアドレスが得られるまで繰り返し
行われる。尚、補助リンクテーブル２４の検索でインバ
リッドが検出された場合には、アドレス変換にエラーが
起きていることから、アドレス変換を中止する。また図
３の加算回路３６，５０は、ＯＲ回路としてもよい。
【００３８】図７は図３の実施例による仮想アドレスか
ら実アドレスへの変換機能を示した説明図である。図７
において、まず変換対象となる６４ビットの仮想アドレ
ス２００が保持され、仮想アドレス２００はセグメント
番号６０，ページインデックス６２及びページオフセッ
ト６４で構成される。
ら実アドレスへの変換機能を示した説明図である。図７
において、まず変換対象となる６４ビットの仮想アドレ
ス２００が保持され、仮想アドレス２００はセグメント
番号６０，ページインデックス６２及びページオフセッ
ト６４で構成される。
【００３９】アドレス変換はまず仮想アドレス２００の
セグメント番号６０の内の上位２８ビットの上位セグメ
ント番号６０−１をハッシュ生成回路３４にハッシュパ
ラメータとして入力し、ハッシュアドレス６５を生成す
る。このハッシュアドレス６５はリンクテーブル２２の
ベースアドレスを与える。次に加算回路３６でセグメン
ト番号６０の下位１４ビットとなる下位セグメント番号
６０−２を加算して１４ビットのリンクテーブル２２に
対するテーブルアドレスを生成する。加算回路３６で加
算する下位セグメント番号６０−２はハッシュアドレス
６５で決まるリンクテーブル２２のベースアドレスに対
するオフセットとなる。ここでリンクテーブル２２は１
４ビットのテーブルアドレスによるアクセスを受けるこ
とから、エントリ数は１６Ｋとなり、各エントリのビッ
トサイズは１２８ビットである。
セグメント番号６０の内の上位２８ビットの上位セグメ
ント番号６０−１をハッシュ生成回路３４にハッシュパ
ラメータとして入力し、ハッシュアドレス６５を生成す
る。このハッシュアドレス６５はリンクテーブル２２の
ベースアドレスを与える。次に加算回路３６でセグメン
ト番号６０の下位１４ビットとなる下位セグメント番号
６０−２を加算して１４ビットのリンクテーブル２２に
対するテーブルアドレスを生成する。加算回路３６で加
算する下位セグメント番号６０−２はハッシュアドレス
６５で決まるリンクテーブル２２のベースアドレスに対
するオフセットとなる。ここでリンクテーブル２２は１
４ビットのテーブルアドレスによるアクセスを受けるこ
とから、エントリ数は１６Ｋとなり、各エントリのビッ
トサイズは１２８ビットである。
【００４０】加算回路３６で得られたテーブルアドレス
によりリンクテーブル２２を引くと、リンクテーブルエ
ントリ６６が得られる。リンクテーブルエントリ６６は
図５に示したように、仮想アドレスのタグ情報である上
位セグメント番号６７−１，ページテーブルベースアド
レス６８及びリンクポインタ７４を含んでいる。リンク
テーブル２２のリンクテーブルエントリ６６内の上位セ
グメント番号６７−１は比較回路４０に与えられ、仮想
アドレス２０の中の上位セグメント番号６０−１と比較
され、選択回路４２で一致が得られると、リンクテーブ
ルエントリ６６の中のページテーブルベースアドレス６
８は正しいものとして加算回路５０に出力される。
によりリンクテーブル２２を引くと、リンクテーブルエ
ントリ６６が得られる。リンクテーブルエントリ６６は
図５に示したように、仮想アドレスのタグ情報である上
位セグメント番号６７−１，ページテーブルベースアド
レス６８及びリンクポインタ７４を含んでいる。リンク
テーブル２２のリンクテーブルエントリ６６内の上位セ
グメント番号６７−１は比較回路４０に与えられ、仮想
アドレス２０の中の上位セグメント番号６０−１と比較
され、選択回路４２で一致が得られると、リンクテーブ
ルエントリ６６の中のページテーブルベースアドレス６
８は正しいものとして加算回路５０に出力される。
【００４１】一方、比較回路４０による比較結果につ
き、選択回路４２で不一致であった場合にはリンクテー
ブルエントリ６６の中のリンクポインタ７４により補助
リンクテーブル２４を引いて、補助リンクテーブルエン
トリ７６を求める。この補助リンクテーブルエントリ７
６は図５に示したリンクテーブル２２のリンクテーブル
エントリ６６と同じ構成をもち、その中の上位セグメン
ト番号７８−１を比較回路４８で仮想アドレス２００の
中の上位セグメント番号６０−１と比較する。
き、選択回路４２で不一致であった場合にはリンクテー
ブルエントリ６６の中のリンクポインタ７４により補助
リンクテーブル２４を引いて、補助リンクテーブルエン
トリ７６を求める。この補助リンクテーブルエントリ７
６は図５に示したリンクテーブル２２のリンクテーブル
エントリ６６と同じ構成をもち、その中の上位セグメン
ト番号７８−１を比較回路４８で仮想アドレス２００の
中の上位セグメント番号６０−１と比較する。
【００４２】この比較により選択回路４４で一致が得ら
れると、補助リンクテーブルエントリ７６の中のページ
テーブルベースアドレス８０は正しいものとして加算回
路５０に出力される。また、比較回路４８の比較結果で
一致とならなければ補助リンクテーブルエントリ７６の
中のリンクポインタを使用して、再度、補助リンクテー
ブル２４を引いて次の補助リンクテーブルエントリを求
め、比較回路４８で一致結果が得られて正しいページテ
ーブルベースアドレス８０が得られるまで補助リンクテ
ーブル２４の引き直しを繰り返す。
れると、補助リンクテーブルエントリ７６の中のページ
テーブルベースアドレス８０は正しいものとして加算回
路５０に出力される。また、比較回路４８の比較結果で
一致とならなければ補助リンクテーブルエントリ７６の
中のリンクポインタを使用して、再度、補助リンクテー
ブル２４を引いて次の補助リンクテーブルエントリを求
め、比較回路４８で一致結果が得られて正しいページテ
ーブルベースアドレス８０が得られるまで補助リンクテ
ーブル２４の引き直しを繰り返す。
【００４３】リンクテーブル２２のリンクテーブルエン
トリから得られた正しいページテーブルベースアドレス
６８あるいは補助リンクテーブル２４の補助リンクテー
ブルエントリ７６から得られた正しいページテーブルベ
ースアドレス８０には、加算回路５０で仮想アドレス２
００の中のページインデックス６２が加算され、ページ
テーブル２６のテーブルアドレスを作り出す。尚、加算
回路５０は実際には１つの回路であるが、説明を判り易
くするため２つに分けて示している。
トリから得られた正しいページテーブルベースアドレス
６８あるいは補助リンクテーブル２４の補助リンクテー
ブルエントリ７６から得られた正しいページテーブルベ
ースアドレス８０には、加算回路５０で仮想アドレス２
００の中のページインデックス６２が加算され、ページ
テーブル２６のテーブルアドレスを作り出す。尚、加算
回路５０は実際には１つの回路であるが、説明を判り易
くするため２つに分けて示している。
【００４４】ページテーブル２６は加算回路５０で得ら
れたテーブルアドレスにより引かれ、ページテーブルエ
ントリ８２を得る。このページテーブルエントリ８２の
中には、図６に示したようにページフレーム番号８４が
含まれており、このページテーブル番号８４を４８ビッ
トの実アドレス３００の上位に保持し、同時に仮想アド
レス２００の中のページオフセット６４を４８ビット実
アドレス３００の下位に保持し、実アドレス３００を生
成する。
れたテーブルアドレスにより引かれ、ページテーブルエ
ントリ８２を得る。このページテーブルエントリ８２の
中には、図６に示したようにページフレーム番号８４が
含まれており、このページテーブル番号８４を４８ビッ
トの実アドレス３００の上位に保持し、同時に仮想アド
レス２００の中のページオフセット６４を４８ビット実
アドレス３００の下位に保持し、実アドレス３００を生
成する。
【００４５】ここで、ページテーブル２６は加算回路５
０からのテーブルアドレスがページインデックス６２と
同じ１０ビットであることから、エントリ数は１０２４
となり、各エントリのビットサイズは図６に示したよう
に６４ビットである。図８は本発明の第２実施例として
のアドレス変換機構のハードウェア構成の実施例を示し
た実施例構成図であり、この第２実施例にあっては仮想
空間及び実空間をプロセス毎に構成するようにしたこと
を特徴とする。
０からのテーブルアドレスがページインデックス６２と
同じ１０ビットであることから、エントリ数は１０２４
となり、各エントリのビットサイズは図６に示したよう
に６４ビットである。図８は本発明の第２実施例として
のアドレス変換機構のハードウェア構成の実施例を示し
た実施例構成図であり、この第２実施例にあっては仮想
空間及び実空間をプロセス毎に構成するようにしたこと
を特徴とする。
【００４６】図８において、図３の第１実施例と異なる
点は、新たにプロセスを特定するプロセスＩＤ保持レジ
スタ回路９０を設けた点であり、ハッシュ生成回路３４
はハッシュパラメータとしてセグメント番号保持レジス
タ回路２８からの上位セグメント番号（２８ビット）に
加えて、プロセスＩＤ保持レジスタ回路９０からの１６
ビットのプロセスＩＤを入力してハッシュアドレスを生
成する。
点は、新たにプロセスを特定するプロセスＩＤ保持レジ
スタ回路９０を設けた点であり、ハッシュ生成回路３４
はハッシュパラメータとしてセグメント番号保持レジス
タ回路２８からの上位セグメント番号（２８ビット）に
加えて、プロセスＩＤ保持レジスタ回路９０からの１６
ビットのプロセスＩＤを入力してハッシュアドレスを生
成する。
【００４７】またリンクテーブル検索回路３８で検索す
る主記憶装置に設けたリンクテーブルから得られるリン
クテーブルエントリには、図５に示したプロセスＩＤ７
０が有効データとして格納されている。このため、比較
回路４０はリンクテーブル検索回路３８によるリンクテ
ーブルの検索で得られたリンクテーブルエントリの中の
上位セグメント番号をセグメント番号保持レジスタ２８
の上位セグメント番号と一致するかどうか比較する。同
時に、リンクテーブルエントリから得られたプロセスＩ
ＤとプロセスＩＤ保持レジスタ回路９０からのプロセス
ＩＤとが一致するかどうかを比較する。そしてプロセス
ＩＤと上位セグメント番号の両方の一致が得られたとき
に選択回路４２は、そのときリンクテーブル検索回路３
８より得られているリンクテーブルエントリの中のペー
ジテーブルベースアドレスが正しいものとして加算回路
５０に出力する。
る主記憶装置に設けたリンクテーブルから得られるリン
クテーブルエントリには、図５に示したプロセスＩＤ７
０が有効データとして格納されている。このため、比較
回路４０はリンクテーブル検索回路３８によるリンクテ
ーブルの検索で得られたリンクテーブルエントリの中の
上位セグメント番号をセグメント番号保持レジスタ２８
の上位セグメント番号と一致するかどうか比較する。同
時に、リンクテーブルエントリから得られたプロセスＩ
ＤとプロセスＩＤ保持レジスタ回路９０からのプロセス
ＩＤとが一致するかどうかを比較する。そしてプロセス
ＩＤと上位セグメント番号の両方の一致が得られたとき
に選択回路４２は、そのときリンクテーブル検索回路３
８より得られているリンクテーブルエントリの中のペー
ジテーブルベースアドレスが正しいものとして加算回路
５０に出力する。
【００４８】選択回路４４，補助リンクテーブル検索回
路４６及び比較回路４８で構成される主記憶装置の補助
リンクテーブル２４の検索についても、リンクテーブル
２２の場合と同様、補助リンクテーブルエントリにはプ
ロセスＩＤが有効データとして格納され、また比較回路
４８は上位セグメント番号とプロセスＩＤのそれぞれの
一致結果が得られたときに補助リンクテーブルエントリ
の中のページテーブルベースアドレスを正しいものとし
て加算回路５０に出力する。それ以外の点は図３の第１
実施例と同じである。
路４６及び比較回路４８で構成される主記憶装置の補助
リンクテーブル２４の検索についても、リンクテーブル
２２の場合と同様、補助リンクテーブルエントリにはプ
ロセスＩＤが有効データとして格納され、また比較回路
４８は上位セグメント番号とプロセスＩＤのそれぞれの
一致結果が得られたときに補助リンクテーブルエントリ
の中のページテーブルベースアドレスを正しいものとし
て加算回路５０に出力する。それ以外の点は図３の第１
実施例と同じである。
【００４９】図９は図８の第２実施例におけるプロセス
毎に設けられた仮想メモリ空間と実メモリ空間の関係を
示した説明図である。図９の実施例にあっては、プロセ
スＩＤ１〜３の３つのプロセスを例にとっており、各プ
ロセス毎に仮想メモリ空間９２−１〜９２−３を設けて
いる。アドレス変換機構１８はプロセスＩＤで指定され
るそれぞれのアドレス変換処理部９４−１〜９４−３の
機能により仮想アドレスを実アドレスに変換する。主記
憶装置１２上に確保される実空間は各プロセス毎に独立
した実メモリ空間９６−１〜９６−３として構成されて
いる。
毎に設けられた仮想メモリ空間と実メモリ空間の関係を
示した説明図である。図９の実施例にあっては、プロセ
スＩＤ１〜３の３つのプロセスを例にとっており、各プ
ロセス毎に仮想メモリ空間９２−１〜９２−３を設けて
いる。アドレス変換機構１８はプロセスＩＤで指定され
るそれぞれのアドレス変換処理部９４−１〜９４−３の
機能により仮想アドレスを実アドレスに変換する。主記
憶装置１２上に確保される実空間は各プロセス毎に独立
した実メモリ空間９６−１〜９６−３として構成されて
いる。
【００５０】図１０は図８の第２実施例に対応した計算
機装置のハードウェア構成を示した説明図であり、中央
処理ユニット１０のメモリ管理ユニット１６に設けられ
るアドレス変換機構１８は、図９に示したように３つの
プロセス毎のアドレス変換処理部としての機能を実現す
る。また、中央処理ユニット１０に対し内部バス１４を
介して接続された主記憶装置１２上には、３つのプロセ
スに対応してリンクテーブル２２−１〜２２−３，補助
リンクテーブル２４−１〜２４−３及びページテーブル
２６−１〜２６−３が設けられる。
機装置のハードウェア構成を示した説明図であり、中央
処理ユニット１０のメモリ管理ユニット１６に設けられ
るアドレス変換機構１８は、図９に示したように３つの
プロセス毎のアドレス変換処理部としての機能を実現す
る。また、中央処理ユニット１０に対し内部バス１４を
介して接続された主記憶装置１２上には、３つのプロセ
スに対応してリンクテーブル２２−１〜２２−３，補助
リンクテーブル２４−１〜２４−３及びページテーブル
２６−１〜２６−３が設けられる。
【００５１】従って、ＣＰＵ１０は３つのプロセスのア
ドレス変換に競合を生ずることなく並列的に処理でき
る。また、図１０の実施例にあっては、中央処理ユニッ
ト１０を１台設けているが、複数台としたマルチＣＰＵ
構成としてもよい。図１１は図８の第２実施例における
６４ビット仮想アドレスから実アドレスへのアドレス変
換機能を示した説明図である。
ドレス変換に競合を生ずることなく並列的に処理でき
る。また、図１０の実施例にあっては、中央処理ユニッ
ト１０を１台設けているが、複数台としたマルチＣＰＵ
構成としてもよい。図１１は図８の第２実施例における
６４ビット仮想アドレスから実アドレスへのアドレス変
換機能を示した説明図である。
【００５２】図１１において、変換対象となる６４ビッ
ト仮想アドレス２００に加えてプロセスＩＤ９０が保持
され、プロセスＩＤ９０と仮想アドレス２００の中の上
位セグメント番号６０−１がハッシュパラメータとして
ハッシュ生成回路３４に入力され、リンクテーブル２２
のベースアドレスとなるハッシュアドレス６５を生成す
る。
ト仮想アドレス２００に加えてプロセスＩＤ９０が保持
され、プロセスＩＤ９０と仮想アドレス２００の中の上
位セグメント番号６０−１がハッシュパラメータとして
ハッシュ生成回路３４に入力され、リンクテーブル２２
のベースアドレスとなるハッシュアドレス６５を生成す
る。
【００５３】続いて加算回路３６でリンクテーブル２２
のベースアドレス６５に対するオフセットとなる下位セ
グメント番号６０−２を加算してテーブルアドレスを生
成し、リンクテーブル２２を引いてリンクテーブルエン
トリ６６を得る。このリンクテーブルエントリ６６には
図５に示したように上位セグメント番号６７−１とプロ
セスＩＤ７０が含まれていることから、比較回路４０で
変換しようとする仮想アドレス２００の上位セグメント
番号６０−１及びプロセスＩＤ９０と比較し、両者が一
致すればリンクテーブルエントリ６６の中のページテー
ブルベースアドレス６８は正しいものとして加算回路５
０に出力される。
のベースアドレス６５に対するオフセットとなる下位セ
グメント番号６０−２を加算してテーブルアドレスを生
成し、リンクテーブル２２を引いてリンクテーブルエン
トリ６６を得る。このリンクテーブルエントリ６６には
図５に示したように上位セグメント番号６７−１とプロ
セスＩＤ７０が含まれていることから、比較回路４０で
変換しようとする仮想アドレス２００の上位セグメント
番号６０−１及びプロセスＩＤ９０と比較し、両者が一
致すればリンクテーブルエントリ６６の中のページテー
ブルベースアドレス６８は正しいものとして加算回路５
０に出力される。
【００５４】また比較回路４０における処理でプロセス
ＩＤと上位セグメント番号の少なくともいずれか一方が
不一致であった場合には、リンクテーブルエントリ６６
の中のリンクポインタ７４により補助リンクテーブル２
４を引いて、補助リンクテーブルエントリ７６を求め
る。補助リンクテーブルエントリ７６の中の上位セグメ
ント番号７８−１とプロセスＩＤ９８を仮想アドレス２
００の上位セグメント番号６０−１及びプロセスＩＤ９
０と比較し、両者が一致して正しいページテーブルベー
スアドレス８０が得られるまでテーブルを引き直す。
ＩＤと上位セグメント番号の少なくともいずれか一方が
不一致であった場合には、リンクテーブルエントリ６６
の中のリンクポインタ７４により補助リンクテーブル２
４を引いて、補助リンクテーブルエントリ７６を求め
る。補助リンクテーブルエントリ７６の中の上位セグメ
ント番号７８−１とプロセスＩＤ９８を仮想アドレス２
００の上位セグメント番号６０−１及びプロセスＩＤ９
０と比較し、両者が一致して正しいページテーブルベー
スアドレス８０が得られるまでテーブルを引き直す。
【００５５】リンクテーブル２２から得られた正しいペ
ージテーブルベースアドレス６８またはリンクテーブル
２４から得られた正しいページテーブルベースアドレス
８０は、加算回路５０で仮想アドレス２００の中のペー
ジインデックス６２をオフセットとして加算してテーブ
ルアドレスを生成し、ページテーブル２６を引く。ペー
ジテーブル２６からはページテーブルエントリ８２が得
られ、ページテーブルエントリ８２の中には図６に示し
たようにページフレーム番号８４が含まれていることか
ら、これを実アドレス３００の上位に格納し、同時に仮
想アドレス２００の中のページオフセット６４を実アド
レス３００の下位に格納し、最終的に求める４８ビット
実アドレス３００を生成する。
ージテーブルベースアドレス６８またはリンクテーブル
２４から得られた正しいページテーブルベースアドレス
８０は、加算回路５０で仮想アドレス２００の中のペー
ジインデックス６２をオフセットとして加算してテーブ
ルアドレスを生成し、ページテーブル２６を引く。ペー
ジテーブル２６からはページテーブルエントリ８２が得
られ、ページテーブルエントリ８２の中には図６に示し
たようにページフレーム番号８４が含まれていることか
ら、これを実アドレス３００の上位に格納し、同時に仮
想アドレス２００の中のページオフセット６４を実アド
レス３００の下位に格納し、最終的に求める４８ビット
実アドレス３００を生成する。
【００５６】ここで、図３の第１実施例及び図８の第２
実施例にあっては、補助リンクテーブルを検索する選択
回路４４，補助リンクテーブル検索回路４６及び比較回
路４８をハードウェアで構成しているが、他の実施例と
して、この部分をソフトウェアで実現し、アドレス変換
機構１８のハードウェアの負担を削減できるようにして
もよい。
実施例にあっては、補助リンクテーブルを検索する選択
回路４４，補助リンクテーブル検索回路４６及び比較回
路４８をハードウェアで構成しているが、他の実施例と
して、この部分をソフトウェアで実現し、アドレス変換
機構１８のハードウェアの負担を削減できるようにして
もよい。
【００５７】また、上記の実施例は３２ビットを越える
仮想アドレスとして６４ビット仮想アドレスを例にとる
ものであったが、３６ビット，４８ビット，１２８ビッ
ト等の仮想アドレスであってもよいことは勿論である。
また、仮想アドレスのビットフォーマットを従来の３２
ビットの仮想アドレスのビットフォーマットに適合させ
て互換性をとる場合を例にとるものであったが、この点
についても３２ビット以下の仮想アドレス、例えば２４
ビット仮想アドレス，１６ビット仮想アドレスのビット
フォーマットに適合した構成としてもよい。
仮想アドレスとして６４ビット仮想アドレスを例にとる
ものであったが、３６ビット，４８ビット，１２８ビッ
ト等の仮想アドレスであってもよいことは勿論である。
また、仮想アドレスのビットフォーマットを従来の３２
ビットの仮想アドレスのビットフォーマットに適合させ
て互換性をとる場合を例にとるものであったが、この点
についても３２ビット以下の仮想アドレス、例えば２４
ビット仮想アドレス，１６ビット仮想アドレスのビット
フォーマットに適合した構成としてもよい。
【００５８】また、ハッシュアドレスの生成についてセ
グメント番号の上位２８ビットをハッシュパラメータと
して入力してリンクテーブル２２のベースアドレスを示
すハッシュアドレスを求め、セグメント番号の残りの下
位１４ビットをテーブルベースアドレスに対するオフセ
ットとして加算してリンクテーブル２２を引いている
が、必要とするリンクテーブル２２のエントリ数に応じ
て、ハッシュパラメータとして入力する上位ビット数及
びオフセットとして使用する下位ビット数は適宜に定め
ることができる。
グメント番号の上位２８ビットをハッシュパラメータと
して入力してリンクテーブル２２のベースアドレスを示
すハッシュアドレスを求め、セグメント番号の残りの下
位１４ビットをテーブルベースアドレスに対するオフセ
ットとして加算してリンクテーブル２２を引いている
が、必要とするリンクテーブル２２のエントリ数に応じ
て、ハッシュパラメータとして入力する上位ビット数及
びオフセットとして使用する下位ビット数は適宜に定め
ることができる。
【００５９】
【発明の効果】以上説明してきたように本発明によれ
ば、３２ビットを越える例えば６４ビットの仮想アドレ
スを用いた仮想メモリシステムにおいて、従来の３２ビ
ットの仮想アドレスの仮想メモリシステムと同様の仮想
アドレスを採用することができるため、アドレス空間を
６４ビットに拡大しても、従来と同様、セグメントの概
念を取り入れ、従来の３２ビット以下の仮想アドレスを
使用した仮想メモリシステムとの互換性を容易に保つこ
とができる。
ば、３２ビットを越える例えば６４ビットの仮想アドレ
スを用いた仮想メモリシステムにおいて、従来の３２ビ
ットの仮想アドレスの仮想メモリシステムと同様の仮想
アドレスを採用することができるため、アドレス空間を
６４ビットに拡大しても、従来と同様、セグメントの概
念を取り入れ、従来の３２ビット以下の仮想アドレスを
使用した仮想メモリシステムとの互換性を容易に保つこ
とができる。
【００６０】また、アドレス変換においてハッシュアド
レスでテーブルを引いた直後に下位のテーブルベースア
ドレスの値が正しいかどうかのアドレス比較を直ちに行
っているため、テーブルを２つ引いてからアドレス比較
を行っている従来のハッシュアドレスを用いたアドレス
変換に比べ、より高速のアドレス変換を実現することが
できる。
レスでテーブルを引いた直後に下位のテーブルベースア
ドレスの値が正しいかどうかのアドレス比較を直ちに行
っているため、テーブルを２つ引いてからアドレス比較
を行っている従来のハッシュアドレスを用いたアドレス
変換に比べ、より高速のアドレス変換を実現することが
できる。
【図１】本発明の原理説明図
【図２】本発明が用いられる計算機のハードウェア説明
図
図
【図３】本発明によるアドレス変換機構の第１実施例を
示したハードウェア構成図
示したハードウェア構成図
【図４】本発明による６４ビット仮想アドレスのビット
フォーマット説明図
フォーマット説明図
【図５】図７のリンクテーブルエントリ（ＬＴＥ）の内
容を示した説明図
容を示した説明図
【図６】図７のページテーブルエントリ（ＰＴＥ）の内
容を示した説明図
容を示した説明図
【図７】図３の実施例によるアドレス変換機能の説明図
【図８】本発明のアドレス変換機構の第２実施例を示し
たハードウェア構成図
たハードウェア構成図
【図９】図８の実施例におけるプロセスＩＤ毎の仮想空
間と実空間の関係を示した説明図
間と実空間の関係を示した説明図
【図１０】図８のアドレス変換機構を備えた計算機のハ
ードウェア構成図
ードウェア構成図
【図１１】図８の第２実施例によるアドレス変換機能の
説明図
説明図
【図１２】セグメントの概念を持つ従来の３２ビット仮
想アドレスのビットフォーマット説明図
想アドレスのビットフォーマット説明図
【図１３】従来のアドレス変換機構の変換機能を示した
説明図
説明図
【図１４】図１３のアドレス変換における仮想空間と実
空間の関係を示した説明図
空間の関係を示した説明図
【図１５】図１２の３２ビット仮想アドレスを６４ビッ
トに拡張した場合のビットフォーマット説明図
トに拡張した場合のビットフォーマット説明図
【図１６】セグメントの概念を持たない従来の６４ビッ
ト仮想アドレスのアドレス変換機構の説明図
ト仮想アドレスのアドレス変換機構の説明図
【図１７】図１６のアドレス変換における仮想空間と実
空間の関係を示した説明図
空間の関係を示した説明図
１０：中央処理ユニット（ＣＰＵ） １２：主記憶装置（ＭＳＵ） １４：内部バス １６：メモリ管理ユニット（ＭＭＵ） １８：アドレス変換機構 ２０：変換索引バッファ（ＴＬＢ:Translation Looksid
e Buffer） ２２，２２−１〜２２−３：リンクテーブル（Link Tab
le) ２４，２４−１〜２４−３：補助リンクテーブル（Auxi
liary Link Table) ２６，２６−１〜２６−３：ページテーブル（Page Tab
le） ２８：セグメント番号保持レジスタ回路 ３０：ページインデックス保持レジスタ回路 ３２：ページオフセット保持レジスタ回路 ３４：ハッシュ生成回路 ３６，５０：加算回路（ＯＲ回路） ３８：リンクテーブル検索回路 ４０，４８：比較回路 ４２，４４：選択回路 ４６：補助リンクテーブル検索回路 ５２：ページテーブル検索回路 ５４：ページフレーム番号保持レジスタ回路 ５６：ページオフセット保持レジスタ回路 ６０：セグメント番号（ＳＮ:Segment Number ） ６０−１：上位セクメント番号 ６０−２：下位セグメント番号 ６２：ページインデックス（Page Index) ６４：ページオフセット（Page Offset ） ６５：ハッシュアドレス（リンクテーブルベースアドレ
ス:Link Table Base Address） ６６：リンクテーブルエントリ（ＬＴＥ:Link Table En
try ） ６７−１，７８−１：上位セグメント番号（仮想アドレ
スのタグ情報） ６８，８０：ページテーブルベースアドレス(PTB:Page
Table Base Address） ７０：プロセスＩＤ ７２，８５：フラグ ７４：リンクポインタ ７６：補助リンクテーブルエントリ（ＡＬＴＥ:Auxilia
ry Link Table Entry ） ８４：ページフレーム番号（ＰＦＮ:Page Frame Numbe
r) ９０：プロセスＩＤ保持レジスタ回路 ９２−１〜９２−３：仮想メモリ空間 ９４−１〜９４−３：アドレス変換処理部 ９６−１〜９６−３：実メモリ空間
e Buffer） ２２，２２−１〜２２−３：リンクテーブル（Link Tab
le) ２４，２４−１〜２４−３：補助リンクテーブル（Auxi
liary Link Table) ２６，２６−１〜２６−３：ページテーブル（Page Tab
le） ２８：セグメント番号保持レジスタ回路 ３０：ページインデックス保持レジスタ回路 ３２：ページオフセット保持レジスタ回路 ３４：ハッシュ生成回路 ３６，５０：加算回路（ＯＲ回路） ３８：リンクテーブル検索回路 ４０，４８：比較回路 ４２，４４：選択回路 ４６：補助リンクテーブル検索回路 ５２：ページテーブル検索回路 ５４：ページフレーム番号保持レジスタ回路 ５６：ページオフセット保持レジスタ回路 ６０：セグメント番号（ＳＮ:Segment Number ） ６０−１：上位セクメント番号 ６０−２：下位セグメント番号 ６２：ページインデックス（Page Index) ６４：ページオフセット（Page Offset ） ６５：ハッシュアドレス（リンクテーブルベースアドレ
ス:Link Table Base Address） ６６：リンクテーブルエントリ（ＬＴＥ:Link Table En
try ） ６７−１，７８−１：上位セグメント番号（仮想アドレ
スのタグ情報） ６８，８０：ページテーブルベースアドレス(PTB:Page
Table Base Address） ７０：プロセスＩＤ ７２，８５：フラグ ７４：リンクポインタ ７６：補助リンクテーブルエントリ（ＡＬＴＥ:Auxilia
ry Link Table Entry ） ８４：ページフレーム番号（ＰＦＮ:Page Frame Numbe
r) ９０：プロセスＩＤ保持レジスタ回路 ９２−１〜９２−３：仮想メモリ空間 ９４−１〜９４−３：アドレス変換処理部 ９６−１〜９６−３：実メモリ空間
Claims (30)
- 【請求項１】仮想アドレスを実アドレスに変換するアド
レス変換方法に於いて、 仮想空間をセグメント単位に分割し、更に各セグメント
領域を実空間に対応するページ単位に分割した構造に対
応して、セグメント番号（６０）、ページインデックス
（６２）およびページオフセット（６４）で構成された
３２ビットを越える仮想アドレスを変換対象として保持
する仮想アドレス保持過程と、 前記仮想アドレスの一部をハッシュ生成回路（３４）に
入力してリンクテーブル（２２）のベースアドレスとな
るハッシュアドレスを生成するハッシュ処理過程と、 前記ハッシュアドレスに前記仮想アドレスの一部をオフ
セットとして加えてリンクテーブル（２２）を引き、仮
想アドレスのタグ情報、ページテーブル（２６）のベー
スアドレス及び補助リンクテーブル（２４）の検索に用
いるリンクポインタを求め、該仮想アドレスのタグ情報
と前記仮想アドレスの一部を比較して一致した場合に
は、前記ページテーブル（２６）のベースアドレスは正
しいものとして出力するリンクテーブル検索過程と、 該リンクテーブル検索過程で求めた仮想アドレスのタグ
情報と前記仮想アドレスの一部が一致しなかった場合
に、前記リンクポインタにより補助リンクテーブル（２
４）を引いて次の仮想アドレスのタグ情報、ページテー
ブルのベースアドレスおよびリンクポインタを求め、正
しいページテーブル（２６）のベースアドレスが求まる
までリンクポインタに基づく補助リンクテーブル（２
４）の検索を続ける補助リンクテーブル検索過程と、 前記リンクテーブル検索過程または補助リンクテーブル
検索過程で求めたページテーブル（２６）のベースアド
レスに仮想アドレスの一部をオフセットとして加えてペ
ージテーブル（２６）を引き、ページフレーム番号を求
めるページテーブル検索過程と、 該ページテーブル検索過程で求めたページフレーム番号
に前記仮想アドレスの一部をオフセットとして組合せて
実アドレスを生成する実アドレス生成過程と、を備えた
ことを特徴とするアドレス変換方法。 - 【請求項２】請求項１記載のアドレス変換方法に於い
て、前記仮想アドレスは６４ビットの仮想アドレスであ
り、該６４ビット仮想アドレスのページインデックス
（６２）およびページオフセット（６４）を３２ビット
仮想アドレスと同一に構成して３２ビット仮想アドレス
を用いた仮想メモリシステムとの互換性を保つことを特
徴とするアドレス変換方法。 - 【請求項３】請求項１記載のアドレス変換方法に於い
て、前記ハッシュ処理過程は、前記仮想アドレス保持過
程で保持した仮想アドレスのセグメント番号（６０）の
上位の所定ビットを入力してハッシュアドレスを生成す
ることを特徴とするアドレス変換方法。 - 【請求項４】請求項１記載のアドレス変換方法に於い
て、前記リンクテーブル検索過程は、前記ハッシュアド
レスに前記セグメント番号（６０）の下位の所定ビット
をオフセットとして加えてリンクテーブル（２２）を引
き、さらにリンクテーブル（２２）から求めた仮想アド
レスのタグ情報を前記セグメント番号（６０）の上位の
所定ビットと比較してページテーブル（２６）のベース
アドレスが正しいか否か判断することを特徴とするアド
レス変換方法。 - 【請求項５】請求項１記載のアドレス変換方法に於い
て、前記補助リンクテーブル検索過程は、補助リンクテ
ーブル（２４）から求めた仮想アドレスのタグ情報を前
記セグメント番号（６０）の上位の所定ビットと比較し
てページテーブル（２６）のベースアドレスが正しいか
否か判断することを特徴とするアドレス変換方法。 - 【請求項６】請求項１記載のアドレス変換方法に於い
て、前記ページテーブル検索過程は、前記リンクテーブ
ル検索過程または補助リンクテーブル検索過程で求めた
ページテーブル（２６）のベースアドレスに、前記仮想
アドレス保持過程に保持した仮想アドレスのページイン
デックス（６２）をオフセットとして加えてページテー
ブル（２６）を引くことを特徴とするアドレス変換方
法。 - 【請求項７】請求項１記載のアドレス変換方法に於い
て、前記実アドレス生成過程は、前記ページテーブル検
索過程で求めたページフレーム番号に、前記仮想アドレ
ス保持過程で保持した仮想アドレスのページオフセット
（６４）を組合せて実アドレスを生成することを特徴と
するアドレス変換方法。 - 【請求項８】仮想アドレスを実アドレスに変換するアド
レス変換装置に於いて、 仮想空間をセグメント単位に分割し、更に各セグメント
領域を実空間に対応するページ単位に分割した構造に対
応して、セグメント番号（６０）、ページインデックス
（６２）およびページオフセット（６４）で構成された
３２ビットを越える仮想アドレスを変換対象として保持
する仮想アドレス保持手段と、 前記仮想アドレスの一部をハッシュ生成回路（３４）に
入力してリンクテーブル（２２）のベースアドレスとな
るハッシュアドレスを生成するハッシュ生成手段と、 前記ハッシュアドレスに前記仮想アドレスの一部をオフ
セットとして加えてリンクテーブル（２２）を引き、仮
想アドレスのタグ情報、ページテーブル（２６）のベー
スアドレス及び補助リンクテーブル（２４）の検索に用
いるリンクポインタを求め、該仮想アドレスのタグ情報
と前記仮想アドレスの一部を比較して一致した場合に
は、前記ページテーブル（２６）のベースアドレスは正
しいものとして出力するリンクテーブル検索手段と、 該リンクテーブル検索手段で求めた仮想アドレスのタグ
情報と前記仮想アドレスの一部が一致しなかった場合
に、前記リンクポインタにより補助リンクテーブル（２
４）を引いて次の仮想アドレスのタグ情報、ページテー
ブルのベースアドレスおよびリンクポインタを求め、正
しいページテーブル（２６）のベースアドレスが求まる
までリンクポインタに基づく補助リンクテーブル（２
４）の検索を続ける補助リンクテーブル検索手段と、 前記リンクテーブル検索手段または補助リンクテーブル
検索手段で求めたページテーブル（２６）のベースアド
レスに仮想アドレスの一部をオフセットとして加えてペ
ージテーブル（２６）を引き、ページフレーム番号を求
めるページテーブル検索手段と、 該ページテーブル検索手段で求めたページフレーム番号
に前記仮想アドレスの一部をオフセットとして組合せて
実アドレスを生成する実アドレス保持手段と、を備えた
ことを特徴とするアドレス変換装置。 - 【請求項９】請求項８記載のアドレス変換装置に於い
て、前記仮想アドレスは６４ビットの仮想アドレスであ
り、該６４ビット仮想アドレスのページインデックス
（６２）およびページオフセット（６４）を３２ビット
仮想アドレスと同一に構成して３２ビット仮想アドレス
を用いた仮想メモリシステムとの互換性を保つことを特
徴とするアドレス変換装置。 - 【請求項１０】請求項８記載のアドレス変換装置に於い
て、前記ハッシュ生成手段は、前記仮想アドレス保持手
段で保持した仮想アドレスのセグメント番号（６０）の
上位の所定ビットを入力してハッシュアドレスを生成す
ることを特徴とするアドレス変換装置。 - 【請求項１１】請求項８記載のアドレス変換装置に於い
て、前記リンクテーブル検索手段は、前記ハッシュアド
レスに前記セグメント番号（６０）の下位の所定ビット
をオフセットとして加えてリンクテーブル（２２）を引
き、さらにリンクテーブル（２２）から求めた仮想アド
レスのタグ情報を前記セグメント番号（６０）の上位の
所定ビットと比較してページテーブル（２６）のベース
アドレスが正しいか否か判断することを特徴とするアド
レス変換装置。 - 【請求項１２】請求項８記載のアドレス変換装置に於い
て、前記補助リンクテーブル検索手段は、補助リンクテ
ーブル（２４）から求めた仮想アドレスのタグ情報を前
記セグメント番号（６０）の上位の所定ビットと比較し
てページテーブル（２６）のベースアドレスが正しいか
否か判断することを特徴とするアドレス変換装置。 - 【請求項１３】請求項８記載のアドレス変換装置に於い
て、前記ページテーブル（２６）検索手段は、前記リン
クテーブル検索手段または補助リンクテーブル検索手段
で求めたページテーブル（２６）のベースアドレスに、
前記仮想アドレス保持手段に保持した仮想アドレスのペ
ージインデックス（６２）をオフセットとして加えてペ
ージテーブル（２６）を検索することを特徴とするアド
レス変換装置。 - 【請求項１４】請求項８記載のアドレス変換装置に於い
て、前記実アドレス保持手段は、前記ページテール検索
手段で求めたページフレーム番号に、前記仮想アドレス
保持手段に保持した仮想アドレスのページオフセット
（６４）を組合せて実アドレスを生成することを特徴と
するアドレス変換装置。 - 【請求項１５】請求項８記載のアドレス変換装置に於い
て、前記補助リンクテーブル検索手段をソフトウェアで
構成したことを特徴とするアドレス変換装置。 - 【請求項１６】仮想アドレスを実アドレスに変換するア
ドレス変換方法に於いて、 アドレス変換を行うプロセスのＩＤ番号を保持するプロ
セスＩＤ保持過程と、 仮想空間をセグメント単位に分割し、更に各セグメント
領域を実空間に対応するページ単位に分割した構造に対
応して、セグメント番号（６０）、ページインデックス
（６２）およびページオフセット（６４）で構成された
３２ビットを越える仮想アドレスを変換対象として保持
する仮想アドレス保持過程と、 前記プロセスＩＤと仮想アドレスの一部をハッシュ生成
回路（３４）に入力してリンクテーブル（２２）のベー
スアドレスとなるハッシュアドレスを生成するハッシュ
処理過程と、 前記ハッシュアドレスに前記仮想アドレスの一部をオフ
セットとして加えてリンクテーブル（２２）を引き、プ
ロセスＩＤ、仮想アドレスのタグ情報、ページテーブル
（２６）のベースアドレス及び補助リンクテーブル（２
４）の検索に用いるリンクポインタを求め、該テーブル
検索で求めたプロセスＩＤと前記プロセスＩＤ保持過程
で保持したプロセスＩＤを比較すると共に、該テーブル
検索で求めた仮想アドレスのタグ情報と前記保持した仮
想アドレスの一部を比較してそれぞれが一致した場合に
は、前記ページテーブル（２６）のベースアドレスは正
しいものとして出力するリンクテーブル検索過程と、 該リンクテーブル検索過程で求めた仮想アドレスのタグ
情報およびプロセスＩＤにつき少なくともいずれか一方
が一致しなかった場合に、前記リンクポインタにより補
助リンクテーブル（２４）を引いて次のプロセスＩＤ、
仮想アドレスのタグ情報、ページテーブルのベースアド
レス、およびリンクポインタを求め、正しいページテー
ブル（２６）のベースアドレスが求まるまでリンクポイ
ンタに基づく補助リンクテーブル（２４）の検索を続け
る補助リンクテーブル検索過程と、 前記リンクテーブル検索過程または補助リンクテーブル
検索過程で求めたページテーブル（２６）のベースアド
レスに仮想アドレスの一部をオフセットとして加えてペ
ージテーブル（２６）を引き、ページフレーム番号を求
めるページテーブル検索過程と、 該ページテール検索過程で求めたページフレーム番号に
前記仮想アドレスの一部をオフセットとして組合せて実
アドレスを生成する実アドレス生成過程と、を備えたこ
とを特徴とするアドレス変換方法。 - 【請求項１７】請求項１６記載のアドレス変換方法に於
いて、前記仮想アドレスは６４ビットの仮想アドレスで
あり、該６４ビット仮想アドレスのページインデックス
（６２）およびページオフセット（６４）を３２ビット
仮想アドレスと同一に構成して３２ビット仮想アドレス
を用いた仮想メモリシステムとの互換性を保つことを特
徴とするアドレス変換方法。 - 【請求項１８】請求項１６記載のアドレス変換方法に於
いて、前記ハッシュ処理過程は、前記プロセスＩＤ保持
過程で保持したプロセスＩＤ番号および前記仮想アドレ
ス保持過程で保持した仮想アドレスのセグメント番号
（６０）の上位の所定ビットを入力してハッシュアドレ
スを生成することを特徴とするアドレス変換方法。 - 【請求項１９】請求項１６のアドレス変換方法に於い
て、前記リンクテーブル検索過程は、前記ハッシュアド
レスに前記セグメント番号（６０）の下位の所定ビット
をオフセットとして加えてリンクテーブル（２２）を引
き、さらにリンクテーブル（２２）から求めた仮想アド
レスのタグ情報を前記セグメント番号（６０）の上位の
所定ビットと比較してページテーブル（２６）のベース
アドレスが正しいか否か判断することを特徴とするアド
レス変換方法。 - 【請求項２０】請求項１６のアドレス変換方法に於い
て、前記補助リンクテーブル検索過程は、補助リンクテ
ーブル（２４）から求めた仮想アドレスのタグ情報を前
記セグメント番号（６０）の上位の所定ビットと比較し
てページテーブル（２６）のベースアドレスが正しいか
否か判断することを特徴とするアドレス変換方法。 - 【請求項２１】請求項１６のアドレス変換方法に於い
て、前記ページテーブル（２６）検索過程は、前記リン
クテーブル検索過程または補助リンクテーブル検索過程
で求めたページテーブル（２６）のベースアドレスに、
前記仮想アドレス保持過程で保持した仮想アドレスのペ
ージインデックス（６２）をオフセットとして加えてペ
ージテーブル（２６）を検索することを特徴とするアド
レス変換方法。 - 【請求項２２】請求項１６のアドレス変換方法に於い
て、前記実アドレス生成過程は、前記ページテール検索
過程で求めたページフレーム番号に前記仮想アドレス保
持過程で保持した仮想アドレスのページオフセット（６
４）を組合せて実アドレスを生成することを特徴とする
アドレス変換方法。 - 【請求項２３】仮想アドレスを実アドレスに変換するア
ドレス変換装置に於いて、 アドレス変換を行うプロセスのＩＤ番号を保持するプロ
セスＩＤ保持手段と、 仮想空間をセグメント単位に分割し、更に各セグメント
領域を実空間に対応するページ単位に分割した構造に対
応して、セグメント番号（６０）、ページインデックス
（６２）およびページオフセット（６４）で構成された
３２ビットを越える仮想アドレスを変換対象として保持
する仮想アドレス保持手段と、 前記プロセスＩＤと仮想アドレスの一部を入力してリン
クテーブル（２２）のベースアドレスとなるハッシュア
ドレスを生成するハッシュ生成手段と、 前記ハッシュアドレスに前記仮想アドレスの一部をオフ
セットとして加えてリンクテーブル（２２）を引き、プ
ロセスＩＤ、仮想アドレスのタグ情報、ページテーブル
（２６）のベースアドレス、及び補助リンクテーブル
（２４）の検索に用いるリンクポインタを求め、該テー
ブル検索で求めたプロセスＩＤと前記プロセスＩＤ保持
過程で保持したプロセスＩＤを比較すると共に、該テー
ブル検索で求めた仮想アドレスのタグ情報と前記保持し
た仮想アドレスの一部を比較してそれぞれが一致した場
合には、前記ページテーブル（２６）のベースアドレス
は正しいものとして出力するリンクテーブル検索手段
と、 該リンクテーブル検索手段で求めた仮想アドレスのタグ
情報およびプロセスＩＤにつき少なくともいずれか一方
が一致しなかった場合に、前記リンクポインタにより補
助リンクテーブル（２４）を引いて、次のプロセスＩ
Ｄ、仮想アドレスのタグ情報、ページテーブルのベース
アドレスおよびリンクポインタを求め、正しいページテ
ーブル（２６）のベースアドレスが求まるまでリンクポ
インタに基づく補助リンクテーブル（２４）の検索を続
ける補助リンクテーブル検索手段と、 前記リンクテーブル検索手段または補助リンクテーブル
検索手段で求めたページテーブル（２６）のベースアド
レスに仮想アドレスの一部をオフセットとして加えてペ
ージテーブル（２６）を引き、ページフレーム番号を求
めるページテーブル検索手段と、 該ページテール検索過程で求めたページフレーム番号に
前記仮想アドレスの一部をオフセットとして組合せて実
アドレスを生成する実アドレス保持手段と、を備えたこ
とを特徴とするアドレス変換装置。 - 【請求項２４】請求項２３記載のアドレス変換装置に於
いて、前記仮想アドレスは６４ビットの仮想アドレスで
あり、該６４ビット仮想アドレスのページインデックス
（６２）およびページオフセット（６４）を３２ビット
仮想アドレスと同一に構成して３２ビット仮想アドレス
を用いた仮想メモリシステムとの互換性を保つことを特
徴とするアドレス変換装置。 - 【請求項２５】請求項２３記載のアドレス変換装置に於
いて、前記ハッシュ生成手段は、前記プロセスＩＤ保持
手段に保持したプロセスＩＤ番号および前記仮想アドレ
ス保持手段に保持した仮想アドレスのセグメント番号
（６０）の上位の所定ビットを入力してハッシュアドレ
スを生成することを特徴とするアドレス変換装置。 - 【請求項２６】請求項２３のアドレス変換装置に於い
て、前記リンクテーブル検索手段は、前記ハッシュアド
レスに前記セグメント番号（６０）の下位の所定ビット
をオフセットとして加えてリンクテーブル（２２）を引
き、さらにリンクテーブル（２２）から求めた仮想アド
レスのタグ情報を前記セグメント番号（６０）の上位の
所定ビットと比較してページテーブル（２６）のベース
アドレスが正しいか否か判断することを特徴とするアド
レス変換装置。 - 【請求項２７】請求項２３のアドレス変換装置に於い
て、前記補助リンクテーブル検索手段は、補助リンクテ
ーブル（２４）から求めた仮想アドレスのタグ情報を前
記セグメント番号（６０）の上位の所定ビットと比較し
てページテーブル（２６）のベースアドレスが正しいか
否か判断することを特徴とするアドレス変換装置。 - 【請求項２８】請求項２３のアドレス変換装置に於い
て、前記ページテーブル（２６）検索手段は、前記リン
クテーブル検索手段または補助リンクテーブル検索手段
で求めたページテーブル（２６）のベースアドレスに、
前記仮想アドレス保持手段に保持した仮想アドレスのペ
ージインデックス（６２）をオフセットとして加えてペ
ージテーブル（２６）を検索することを特徴とするアド
レス変換装置。 - 【請求項２９】請求項２３のアドレス変換装置に於い
て、前記実アドレス保持手段は、前記ページテール検索
手段で求めたページフレーム番号に前記仮想アドレス保
持手段に保持した仮想アドレスのページオフセット（６
４）を組合せて実アドレスを生成することを特徴とする
アドレス変換装置。 - 【請求項３０】請求項２３記載のアドレス変換装置に於
いて、前記補助リンクテーブル検索手段をソフトウェア
で構成したことを特徴とするアドレス変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018335A JPH06231047A (ja) | 1993-02-05 | 1993-02-05 | アドレス変換方法および装置 |
| DE69323863T DE69323863T2 (de) | 1993-02-05 | 1993-09-20 | Verfahren und Vorrichtung zur Adressübersetzung |
| EP93307387A EP0610618B1 (en) | 1993-02-05 | 1993-09-20 | Method and apparatus for address translation |
| US08/123,474 US5584005A (en) | 1993-02-05 | 1993-09-20 | Virtual memory address translation apparatus and method using link, auxiliary link and page tables |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018335A JPH06231047A (ja) | 1993-02-05 | 1993-02-05 | アドレス変換方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231047A true JPH06231047A (ja) | 1994-08-19 |
Family
ID=11968782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018335A Withdrawn JPH06231047A (ja) | 1993-02-05 | 1993-02-05 | アドレス変換方法および装置 |
Country Status (4)
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| EP (1) | EP0610618B1 (ja) |
| JP (1) | JPH06231047A (ja) |
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