JPH0622445A - 電界効果トランジスタの過電流保護装置 - Google Patents
電界効果トランジスタの過電流保護装置Info
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- JPH0622445A JPH0622445A JP17257092A JP17257092A JPH0622445A JP H0622445 A JPH0622445 A JP H0622445A JP 17257092 A JP17257092 A JP 17257092A JP 17257092 A JP17257092 A JP 17257092A JP H0622445 A JPH0622445 A JP H0622445A
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Abstract
(57)【要約】
【目的】 ＦＥＴ（電界効果トランジスタ）のオン抵抗
等のバラツキにかかわらず、正確に過電流保護ができ、
電流定格のマージンを多くとる必要のない、ＦＥＴの過
電流保護装置を提供する。 【構成】 並列接続されたＦＥＴ１１２，１１４の各々
に直列に電流検出用抵抗１３６，１３７を接続して、個
々のＦＥＴの電流を検出し、オペアンプ１２５，１２６
で基準値１２８，１２９と比較して過電流を検出してい
るので、各ＦＥＴ系の過電流検出は独立で他のＦＥＴ系
の検出値の影響を受けず、正確な過電流検出・保護が可
能となる。
等のバラツキにかかわらず、正確に過電流保護ができ、
電流定格のマージンを多くとる必要のない、ＦＥＴの過
電流保護装置を提供する。 【構成】 並列接続されたＦＥＴ１１２，１１４の各々
に直列に電流検出用抵抗１３６，１３７を接続して、個
々のＦＥＴの電流を検出し、オペアンプ１２５，１２６
で基準値１２８，１２９と比較して過電流を検出してい
るので、各ＦＥＴ系の過電流検出は独立で他のＦＥＴ系
の検出値の影響を受けず、正確な過電流検出・保護が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複写機，プリンタ等の
電源回路で用いるスイッチング素子である電界効果トラ
ンジスタ（以下ＦＥＴという）の過電流保護装置に関す
るものである。
電源回路で用いるスイッチング素子である電界効果トラ
ンジスタ（以下ＦＥＴという）の過電流保護装置に関す
るものである。
【０００２】
【従来の技術】従来、電源回路において、並列に接続さ
れたスイッチング素子であるＦＥＴの過電流保護装置に
は、図５に示すようなものが多く用いられている。ここ
では、入力電流を各ＦＥＴ１１２，１１４に分配し、ス
イッチングを行い、再度電流を集合させた後、集合電流
にて電流検出および過電流保護を行うという構成になっ
ている。つまり、ＦＥＴに対する入力電流をＩ、各ＦＥ
Ｔに流れる電流をＩ１，Ｉ２，Ｉ３，……，ＩＮとする
と、Ｉ＝Ｉ１＋Ｉ２＋Ｉ３＋……ＩＮであるが、過電流
保護を機能させるスレッシュホールドを、Ｉ１，Ｉ２，
Ｉ３，……，ＩＮ、各々で決めるのではなく、Ｉ全体で
決定する手法になっている。
れたスイッチング素子であるＦＥＴの過電流保護装置に
は、図５に示すようなものが多く用いられている。ここ
では、入力電流を各ＦＥＴ１１２，１１４に分配し、ス
イッチングを行い、再度電流を集合させた後、集合電流
にて電流検出および過電流保護を行うという構成になっ
ている。つまり、ＦＥＴに対する入力電流をＩ、各ＦＥ
Ｔに流れる電流をＩ１，Ｉ２，Ｉ３，……，ＩＮとする
と、Ｉ＝Ｉ１＋Ｉ２＋Ｉ３＋……ＩＮであるが、過電流
保護を機能させるスレッシュホールドを、Ｉ１，Ｉ２，
Ｉ３，……，ＩＮ、各々で決めるのではなく、Ｉ全体で
決定する手法になっている。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
たＦＥＴの過電流保護装置では次のような問題がある。
すなわち、並列に接続され各ＦＥＴは、オン抵抗等の諸
特性が一つ毎に異なる。このため、実際には、Ｉ１＝Ｉ
２＝Ｉ３……＝ＩＮとはならず、バラツキが生ずる。或
いは、諸特性が揃っている場合でも、プリント板上に実
装されると、パターンの引回しや、リード線の長短の影
響で、バラツキが生じ易い。
たＦＥＴの過電流保護装置では次のような問題がある。
すなわち、並列に接続され各ＦＥＴは、オン抵抗等の諸
特性が一つ毎に異なる。このため、実際には、Ｉ１＝Ｉ
２＝Ｉ３……＝ＩＮとはならず、バラツキが生ずる。或
いは、諸特性が揃っている場合でも、プリント板上に実
装されると、パターンの引回しや、リード線の長短の影
響で、バラツキが生じ易い。
【０００４】このバラツキのため、例えば、Ｉ３＞＞Ｉ
１，Ｉ２，……，ＩＮとなったような場合は、Ｉ３のＦ
ＥＴに電流が集中し、Ｉ３がそのＦＥＴの電流定格を越
え、破壊に至る可能性がある。或いは、破壊に至らない
までも、設計の際、電流定格のマージンを多く取るよう
にするため、電流定格値の高いＦＥＴを使用することと
なり、コスト高になる。
１，Ｉ２，……，ＩＮとなったような場合は、Ｉ３のＦ
ＥＴに電流が集中し、Ｉ３がそのＦＥＴの電流定格を越
え、破壊に至る可能性がある。或いは、破壊に至らない
までも、設計の際、電流定格のマージンを多く取るよう
にするため、電流定格値の高いＦＥＴを使用することと
なり、コスト高になる。
【０００５】本発明は、このような問題を解決するため
なされたもので、前述のバラツキにかかわらず正確に過
電流検出・保護ができ、電流定格のマージンを多く取る
必要のないＦＥＴの過電流保護装置を提供する。
なされたもので、前述のバラツキにかかわらず正確に過
電流検出・保護ができ、電流定格のマージンを多く取る
必要のないＦＥＴの過電流保護装置を提供する。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、ＦＥＴの過電流保護装置を次の（１）
〜（４）のとおりに構成する。
め、本発明では、ＦＥＴの過電流保護装置を次の（１）
〜（４）のとおりに構成する。
【０００７】（１）並列接続された複数の電界効果トラ
ンジスタと、これら複数の電界効果トランジスタの各々
に直列接続された電流検出手段と、これら電流検出手段
各々の検出値を各々の基準値と比較する比較手段と、こ
れら比較手段の出力に応じて前記複数の電界効果トラン
ジスタを遮断する遮断手段とを備えたＦＥＴの過電流保
護装置。
ンジスタと、これら複数の電界効果トランジスタの各々
に直列接続された電流検出手段と、これら電流検出手段
各々の検出値を各々の基準値と比較する比較手段と、こ
れら比較手段の出力に応じて前記複数の電界効果トラン
ジスタを遮断する遮断手段とを備えたＦＥＴの過電流保
護装置。
【０００８】（２）並列接続された複数の電界効果トラ
ンジスタと、これら複数の電界効果トランジスタの各々
に直列接続された電流検出手段と、これら電流検出手段
の検出値を総合する検出値総合手段と、この検出値総合
手段の出力を基準値と比較する比較手段と、この比較手
段の出力に応じて前記複数の電界効果トランジスタを遮
断する遮断手段とを備えたＦＥＴの過電流保護装置。
ンジスタと、これら複数の電界効果トランジスタの各々
に直列接続された電流検出手段と、これら電流検出手段
の検出値を総合する検出値総合手段と、この検出値総合
手段の出力を基準値と比較する比較手段と、この比較手
段の出力に応じて前記複数の電界効果トランジスタを遮
断する遮断手段とを備えたＦＥＴの過電流保護装置。
【０００９】（３）複数の電界効果トランジスタは、ス
イッチングレギュレータのスイッチング素子である前記
（１）または（２）記載のＦＥＴの過電流保護装置。
イッチングレギュレータのスイッチング素子である前記
（１）または（２）記載のＦＥＴの過電流保護装置。
【００１０】（４）複数の電界効果トランジスタは、Ｄ
Ｃ−ＤＣコンバータのスイッチング素子である前記
（１）または（２）記載のＦＥＴの過電流保護装置。
Ｃ−ＤＣコンバータのスイッチング素子である前記
（１）または（２）記載のＦＥＴの過電流保護装置。
【００１１】
【作用】前記（１）〜（４）の構成により、電流検出手
段のいずれかの検出値が過大になると、比較手段の出力
が反転し、ＦＥＴは遮断される。
段のいずれかの検出値が過大になると、比較手段の出力
が反転し、ＦＥＴは遮断される。
【００１２】
【実施例】以下本発明を実施例により詳しく説明する。
【００１３】（実施例１）図１は、実施例１である“Ｆ
ＥＴの過電流保護装置”の回路図である。図１におい
て、１００は入力電圧ＶＩＮの平滑用コンデンサであ
る。１０１はコンバータトランスで一次二次絶縁用を兼
ねる。１０２，１０３，１０４，１０５は二次用出力電
圧の整流素子，平滑フィルタ及び平滑コンデンサであ
る。１０６は負荷で、たとえば、複写機，プリンタのモ
ータ，制御回路等である。１０７はオシレータで三角波
を出力する。通常時は、この三角波と、１２４，１２１
系の電圧フィードバック系とでパルス幅が決定される。
１０８はデッドタイムコントロールで、電源投入時のソ
フトスタートやパルス幅制限等を行う。１０９はフリッ
プフロップで、ＯＲ回路１１５の出力に従い、ノア回路
１１６，１１７を介して、ドライブトランジスタ１１
８，１１９のオン／オフを決定する。１１０はトランジ
スタ１１８，１１９ドライブ用の補助電源である。１１
１，１１３はＦＥＴのゲート電流制限用抵抗、１１２，
１１４は並列接続されたＦＥＴである。
ＥＴの過電流保護装置”の回路図である。図１におい
て、１００は入力電圧ＶＩＮの平滑用コンデンサであ
る。１０１はコンバータトランスで一次二次絶縁用を兼
ねる。１０２，１０３，１０４，１０５は二次用出力電
圧の整流素子，平滑フィルタ及び平滑コンデンサであ
る。１０６は負荷で、たとえば、複写機，プリンタのモ
ータ，制御回路等である。１０７はオシレータで三角波
を出力する。通常時は、この三角波と、１２４，１２１
系の電圧フィードバック系とでパルス幅が決定される。
１０８はデッドタイムコントロールで、電源投入時のソ
フトスタートやパルス幅制限等を行う。１０９はフリッ
プフロップで、ＯＲ回路１１５の出力に従い、ノア回路
１１６，１１７を介して、ドライブトランジスタ１１
８，１１９のオン／オフを決定する。１１０はトランジ
スタ１１８，１１９ドライブ用の補助電源である。１１
１，１１３はＦＥＴのゲート電流制限用抵抗、１１２，
１１４は並列接続されたＦＥＴである。
【００１４】１１５は、デッドタイムコントロール系
と、電圧帰還，過電流保護系とのＯＲをとり、フリップ
フロップ１０９をセットするＯＲ回路である。１１６，
１１７はフリップフロップ１０９の出力に応じて、同期
／非同期（コンプリメンタリ）で動作するＯＲ回路、１
１８，１１９はＦＥＴ１１２，１１４ドライブ用のトラ
ンジスタである。
と、電圧帰還，過電流保護系とのＯＲをとり、フリップ
フロップ１０９をセットするＯＲ回路である。１１６，
１１７はフリップフロップ１０９の出力に応じて、同期
／非同期（コンプリメンタリ）で動作するＯＲ回路、１
１８，１１９はＦＥＴ１１２，１１４ドライブ用のトラ
ンジスタである。
【００１５】１２０はオシレータ１０７の三角波とオペ
アンプ１２４，１２５，１２６の出力とを比較し、オペ
アンプの出力が三角波よりも高い場合は、ＦＥＴのオン
デューティを小さくするように制御するためのコンパレ
ータ、１２１，１２２，１２３はオペアンプ１２４，１
２５，１２６の出力ＯＲのためのダイオードである。
アンプ１２４，１２５，１２６の出力とを比較し、オペ
アンプの出力が三角波よりも高い場合は、ＦＥＴのオン
デューティを小さくするように制御するためのコンパレ
ータ、１２１，１２２，１２３はオペアンプ１２４，１
２５，１２６の出力ＯＲのためのダイオードである。
【００１６】１２４はフォトカプラ１３８を介し、定電
圧制御を行うためのオペアンプ、１２５，１２６はＦＥ
Ｔ１１２，１１４の過電流保護用のオペアンプ、１２
７，１２８，１２９は各々のリファレンス電圧（基準
値）である。
圧制御を行うためのオペアンプ、１２５，１２６はＦＥ
Ｔ１１２，１１４の過電流保護用のオペアンプ、１２
７，１２８，１２９は各々のリファレンス電圧（基準
値）である。
【００１７】１３０，１３１，１３２は抵抗１３６で検
出した電圧のフィルタ、１３３，１３４，１３５は抵抗
１３７で検出した電圧のフィルタ、１３６，１３７は各
々ＦＥＴ１１２，１１４に流れる電流検出用の抵抗であ
る。１３８は負荷１０６に供給される電圧をオペアンプ
１２４に伝えるためのフォトカプラである。
出した電圧のフィルタ、１３３，１３４，１３５は抵抗
１３７で検出した電圧のフィルタ、１３６，１３７は各
々ＦＥＴ１１２，１１４に流れる電流検出用の抵抗であ
る。１３８は負荷１０６に供給される電圧をオペアンプ
１２４に伝えるためのフォトカプラである。
【００１８】前述の構成において、過電流保護が動作す
る過程を以下に説明する。トランス１０１に流れる電流
をＩ，ＦＥＴ１１２に流れる電流をＩ１，ＦＥＴ１１４
に流れる電流をＩ２とする。Ｉ＝Ｉ１＋Ｉ２。
る過程を以下に説明する。トランス１０１に流れる電流
をＩ，ＦＥＴ１１２に流れる電流をＩ１，ＦＥＴ１１４
に流れる電流をＩ２とする。Ｉ＝Ｉ１＋Ｉ２。
【００１９】ＦＥＴ１１２系の過電流検知のスレッシュ
ホールド値は、 Ｉ１×Ｒ１３６×Ｒ１３１／（Ｒ１３１＋Ｒ１３２） になる。リファレンス電圧１２９は、この値に設定され
る。
ホールド値は、 Ｉ１×Ｒ１３６×Ｒ１３１／（Ｒ１３１＋Ｒ１３２） になる。リファレンス電圧１２９は、この値に設定され
る。
【００２０】同様に、ＦＥＴ１１４系の過電流検知のス
レッシュホールド値は、 Ｉ２×Ｒ１３７×Ｒ１３４／（Ｒ１３４＋Ｒ１３５） になる。リファレンス電圧１２８は、この値に設定され
る。
レッシュホールド値は、 Ｉ２×Ｒ１３７×Ｒ１３４／（Ｒ１３４＋Ｒ１３５） になる。リファレンス電圧１２８は、この値に設定され
る。
【００２１】ここでは、各系の電流検出は互に独立で、
他の検出値の影響を受けない。たとえば、何らかの原因
でＦＥＴ１１２に過電流が流れると、オペアンプ１２６
の＋入力が−入力より大になり、オペアンプ１２６の出
力は“Ｌ”から“Ｈ”に反転し、ＦＥＴ１１２，１１４
が遮断される。
他の検出値の影響を受けない。たとえば、何らかの原因
でＦＥＴ１１２に過電流が流れると、オペアンプ１２６
の＋入力が−入力より大になり、オペアンプ１２６の出
力は“Ｌ”から“Ｈ”に反転し、ＦＥＴ１１２，１１４
が遮断される。
【００２２】この検出手法での抵抗の電力損失を、図５
の従来例と比較してみると、本実施例の場合は、 Ｒ１３６＝２Ｒ，Ｒ１３７＝２Ｒ，Ｉ１＝Ｉ２＝１／２
×Ｉ として、 Ｗ＝２Ｒ×Ｉ１×Ｉ１＋２Ｒ×Ｉ２×Ｉ２ ＝Ｒ×Ｉ×Ｉ 一方、従来の場合は、Ｒ５０４＝Ｒとして、 Ｗ＝Ｒ×Ｉ×Ｉ となり、電力損失は同値となる。
の従来例と比較してみると、本実施例の場合は、 Ｒ１３６＝２Ｒ，Ｒ１３７＝２Ｒ，Ｉ１＝Ｉ２＝１／２
×Ｉ として、 Ｗ＝２Ｒ×Ｉ１×Ｉ１＋２Ｒ×Ｉ２×Ｉ２ ＝Ｒ×Ｉ×Ｉ 一方、従来の場合は、Ｒ５０４＝Ｒとして、 Ｗ＝Ｒ×Ｉ×Ｉ となり、電力損失は同値となる。
【００２３】（実施例２）図２は実施例２の回路図であ
る。図において、実施例１と同機能部には同符号を付
し、ここでの説明は省略する。
る。図において、実施例１と同機能部には同符号を付
し、ここでの説明は省略する。
【００２４】本実施例は、過電流保護用のオペアンプを
２つではなく、１つで行う手法である。過電流保護のス
レッシュホールド値の設定の仕方が、実施例１と、若干
異なる。
２つではなく、１つで行う手法である。過電流保護のス
レッシュホールド値の設定の仕方が、実施例１と、若干
異なる。
【００２５】ＦＥＴの集合電流の過電流検知のスレッシ
ュホールド値は、 （Ｉ１×Ｒ２３６＋Ｉ２×Ｒ２３７）／２×Ｒ２３１／ （Ｒ２３１＋Ｒ２３２／２） になる。但し、Ｒ２３２＝Ｒ２３５ リファレンス電圧２２９は、この値に設定される。
ュホールド値は、 （Ｉ１×Ｒ２３６＋Ｉ２×Ｒ２３７）／２×Ｒ２３１／ （Ｒ２３１＋Ｒ２３２／２） になる。但し、Ｒ２３２＝Ｒ２３５ リファレンス電圧２２９は、この値に設定される。
【００２６】電力損失は、実施例１と同様、従来例と実
施例２とで差は無い。過電流保護が動作する過程は、実
施例１での手法と同様であるので、詳細は省略する。
施例２とで差は無い。過電流保護が動作する過程は、実
施例１での手法と同様であるので、詳細は省略する。
【００２７】（実施例３）図３は実施例３の回路図であ
る。図において、実施例１と同機能部は同符号で示し
た。
る。図において、実施例１と同機能部は同符号で示し
た。
【００２８】本実施例は、電流検出に、カレントトラン
スを使用したものである。ＦＥＴ１１２，ＦＥＴ１４の
過電流検知のスレッシュホールド値は、各々、 （Ｉ１×Ｎ１／Ｎ２）×Ａ＝ＶＺ３０３として、 ＶＺ３０３×Ｒ３０１／（Ｒ３０１＋Ｒ３０２） （Ｉ２×Ｎ１／Ｎ２）×Ａ＝ＶＺ３１０として、 ＶＺ３１０×Ｒ３０８／（Ｒ３０８＋Ｒ３０９） になる。
スを使用したものである。ＦＥＴ１１２，ＦＥＴ１４の
過電流検知のスレッシュホールド値は、各々、 （Ｉ１×Ｎ１／Ｎ２）×Ａ＝ＶＺ３０３として、 ＶＺ３０３×Ｒ３０１／（Ｒ３０１＋Ｒ３０２） （Ｉ２×Ｎ１／Ｎ２）×Ａ＝ＶＺ３１０として、 ＶＺ３１０×Ｒ３０８／（Ｒ３０８＋Ｒ３０９） になる。
【００２９】ここで、Ｎ１：Ｎ２はカレントトランス３
０７，３１４の巻数比、 Ａはカレントトランス３０７，３１４の電圧特性係数、 ＶＺ３０３，ＶＺ３１０は定電圧ダイオード３０３，３
１０の電圧、である。
０７，３１４の巻数比、 Ａはカレントトランス３０７，３１４の電圧特性係数、 ＶＺ３０３，ＶＺ３１０は定電圧ダイオード３０３，３
１０の電圧、である。
【００３０】リファレンス電圧３２８，３２９は、この
値に設定される。
値に設定される。
【００３１】過電流保護動作する過程は、実施例１の手
法と同様であるので、詳細は省略する。
法と同様であるので、詳細は省略する。
【００３２】（実施例４）図４は実施例４のブロック図
である。同図において、実施例１と同機能部は同符号で
示した。
である。同図において、実施例１と同機能部は同符号で
示した。
【００３３】本実施例は、ＦＥＴが、ＤＣ−ＤＣコンバ
ータのチョッピング素子である場合について示したもの
である。ＦＥＴ４０４，ＦＥＴ４０９の過電流検知のス
レッシュホールド値は、各々、Ｒ４０１，Ｒ４０６の値
で決定される値になる。リファレンス電圧は、その値に
設定される。過電流保護が動作する過程は他の実施例で
の手法と同様であるので、詳細は省略する。
ータのチョッピング素子である場合について示したもの
である。ＦＥＴ４０４，ＦＥＴ４０９の過電流検知のス
レッシュホールド値は、各々、Ｒ４０１，Ｒ４０６の値
で決定される値になる。リファレンス電圧は、その値に
設定される。過電流保護が動作する過程は他の実施例で
の手法と同様であるので、詳細は省略する。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ＦＥＴのオン抵抗等の諸特性が一つ毎に異なっている場
合や、プリント板上に実装されパターンの引回しやリー
ド線の長短の影響がある場合でも、正確な過電流保護が
可能である。また、設計の際、電流定格のマージンを多
くとる必要が無く、電流定格値の低いＦＥＴを使用する
ことができ、コストを安くすることができる。
ＦＥＴのオン抵抗等の諸特性が一つ毎に異なっている場
合や、プリント板上に実装されパターンの引回しやリー
ド線の長短の影響がある場合でも、正確な過電流保護が
可能である。また、設計の際、電流定格のマージンを多
くとる必要が無く、電流定格値の低いＦＥＴを使用する
ことができ、コストを安くすることができる。
【図１】 実施例１の回路図
【図２】 実施例２の回路図
【図３】 実施例３の回路図
【図４】 実施例４の回路図
【図５】 従来例の回路図
１１２，１１４ ＦＥＴ １２０ コンパレータ １２５，１２６ オペアンプ １３６，１３７ 電流検出用抵抗
Claims (4)
- 【請求項１】 並列接続された複数の電界効果トランジ
スタと、これら複数の電界効果トランジスタの各々に直
列接続された電流検出手段と、これら電流検出手段各々
の検出値を各々の基準値と比較する比較手段と、これら
比較手段の出力に応じて前記複数の電界効果トランジス
タを遮断する遮断手段とを備えたことを特徴とする電界
効果トランジスタの過電流保護装置。 - 【請求項２】 並列接続された複数の電界効果トランジ
スタと、これら複数の電界効果トランジスタの各々に直
列接続された電流検出手段と、これら電流検出手段の検
出値を総合する検出値総合手段と、この検出値総合手段
の出力を基準値と比較する比較手段と、この比較手段の
出力に応じて前記複数の電界効果トランジスタを遮断す
る遮断手段とを備えたことを特徴とする電界効果トラン
ジスタの過電流保護装置。 - 【請求項３】 複数の電界効果トランジスタは、スイッ
チングレギュレータのスイッチング素子であることを特
徴とする請求項１または請求項２記載の電界効果トラン
ジスタの過電流保護装置。 - 【請求項４】 複数の電界効果トランジスタは、ＤＣ−
ＤＣコンバータのスイッチング素子であることを特徴と
する請求項１または請求項２記載の電界効果トランジス
タの過電流保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17257092A JPH0622445A (ja) | 1992-06-30 | 1992-06-30 | 電界効果トランジスタの過電流保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17257092A JPH0622445A (ja) | 1992-06-30 | 1992-06-30 | 電界効果トランジスタの過電流保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0622445A true JPH0622445A (ja) | 1994-01-28 |
Family
ID=15944289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17257092A Withdrawn JPH0622445A (ja) | 1992-06-30 | 1992-06-30 | 電界効果トランジスタの過電流保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110009061A (ko) * | 2009-07-21 | 2011-01-27 | 제너럴 일렉트릭 캄파니 | 고정자 |
-
1992
- 1992-06-30 JP JP17257092A patent/JPH0622445A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110009061A (ko) * | 2009-07-21 | 2011-01-27 | 제너럴 일렉트릭 캄파니 | 고정자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |