JPH0621794A - ＣＢｉＣＭＯＳゲート - Google Patents
ＣＢｉＣＭＯＳゲートInfo
- Publication number
- JPH0621794A JPH0621794A JP4033699A JP3369992A JPH0621794A JP H0621794 A JPH0621794 A JP H0621794A JP 4033699 A JP4033699 A JP 4033699A JP 3369992 A JP3369992 A JP 3369992A JP H0621794 A JPH0621794 A JP H0621794A
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- JP
- Japan
- Prior art keywords
- gate
- transistor
- type mos
- pull
- mos transistor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ゲート動作スピードが遅延することなく、出
力をフルスイングする。 【構成】 ＮＰＮトランジスタＱ1のベースと、ゲート
出力ＶOUTとの間にＰＭＯＳトランジスタＭ4を接続す
る。また、ＰＮＰトランジスタＱ2のベースと、ゲート
出力ＶOUTとの間にＮＭＯＳトランジスタＭ5を接続す
る。線路Ｌ2とＰＭＯＳトランジスタＭ4のゲートとの間
に、フィードバック用のインバータＩＮＶ1を接続し、
インバータＩＮＶ1の出力側にＮＭＯＳトランジスタＭ5
のゲートを接続する。プルアップ用ＮＰＮトランジスタ
Ｑ1のベース電流の減少を防止し、且つプルダウン用Ｐ
ＮＰトランジスタＱ2のベースに電流が流れ込むのを防
止し、プルアップ用ＮＰＮトランジスタＱ1およびプル
ダウン用ＰＮＰトランジスタＱ2が急速にＯＮにし、ゲ
ート出力ＶOUTが急速に立ち上がった後に、ＰＭＯＳト
ランジスタＭ4およびＮＭＯＳトランジスタＭ5をＯＮに
する。
力をフルスイングする。 【構成】 ＮＰＮトランジスタＱ1のベースと、ゲート
出力ＶOUTとの間にＰＭＯＳトランジスタＭ4を接続す
る。また、ＰＮＰトランジスタＱ2のベースと、ゲート
出力ＶOUTとの間にＮＭＯＳトランジスタＭ5を接続す
る。線路Ｌ2とＰＭＯＳトランジスタＭ4のゲートとの間
に、フィードバック用のインバータＩＮＶ1を接続し、
インバータＩＮＶ1の出力側にＮＭＯＳトランジスタＭ5
のゲートを接続する。プルアップ用ＮＰＮトランジスタ
Ｑ1のベース電流の減少を防止し、且つプルダウン用Ｐ
ＮＰトランジスタＱ2のベースに電流が流れ込むのを防
止し、プルアップ用ＮＰＮトランジスタＱ1およびプル
ダウン用ＰＮＰトランジスタＱ2が急速にＯＮにし、ゲ
ート出力ＶOUTが急速に立ち上がった後に、ＰＭＯＳト
ランジスタＭ4およびＮＭＯＳトランジスタＭ5をＯＮに
する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ・トランジ
スタと、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳ
トランジスタＭとを組み合わせた、いわゆるＣＢｉＣＭ
ＯＳゲートに関し、より詳しくは、例えばスタティック
メモリ回路の内部のドライバーの部分に使用されるＣＢ
ｉＣＭＯＳゲートに関する。
スタと、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳ
トランジスタＭとを組み合わせた、いわゆるＣＢｉＣＭ
ＯＳゲートに関し、より詳しくは、例えばスタティック
メモリ回路の内部のドライバーの部分に使用されるＣＢ
ｉＣＭＯＳゲートに関する。
【０００２】
【従来の技術】図２はこの種のＣＢｉＣＭＯＳゲートの
一従来例を示す。このＣＢｉＣＭＯＳゲートは、ＧＮＤ
と電源ＶCCとの間に線路Ｌ1、Ｌ2を並列接続し、線路Ｌ
1、Ｌ2に以下に示す回路素子を接続した構成をとる。
一従来例を示す。このＣＢｉＣＭＯＳゲートは、ＧＮＤ
と電源ＶCCとの間に線路Ｌ1、Ｌ2を並列接続し、線路Ｌ
1、Ｌ2に以下に示す回路素子を接続した構成をとる。
【０００３】すなわち、ゲート入力ＶINに接続される線
路Ｌ1には、Ｐ型ＭＯＳトランジスタＭ6、Ｎ型ＭＯＳト
ランジスタＭ7およびＮ型ＭＯＳトランジォタＭ8が接続
されている。また、ゲート出力ＶOUTに接続される線路
Ｌ2には、プルアップ用のＮＰＮトランジスタＱ3とプル
ダウン用のＰＮＰトランジスタＱ4が接続されている。
更に、バイポーラ・トランジスタであるＮＰＮトランジ
スタＱ3およびＰＮＰトランジスタＱ4のベースとエミッ
タとの間には抵抗Ｒ1、Ｒ2がそれぞれ接続されている。
ここで、抵抗Ｒ1、Ｒ2はこのＣＢｉＣＭＯＳゲートの出
力をフルスイング可能にするために設けられる。以下に
その理由を説明する。
路Ｌ1には、Ｐ型ＭＯＳトランジスタＭ6、Ｎ型ＭＯＳト
ランジスタＭ7およびＮ型ＭＯＳトランジォタＭ8が接続
されている。また、ゲート出力ＶOUTに接続される線路
Ｌ2には、プルアップ用のＮＰＮトランジスタＱ3とプル
ダウン用のＰＮＰトランジスタＱ4が接続されている。
更に、バイポーラ・トランジスタであるＮＰＮトランジ
スタＱ3およびＰＮＰトランジスタＱ4のベースとエミッ
タとの間には抵抗Ｒ1、Ｒ2がそれぞれ接続されている。
ここで、抵抗Ｒ1、Ｒ2はこのＣＢｉＣＭＯＳゲートの出
力をフルスイング可能にするために設けられる。以下に
その理由を説明する。
【０００４】ＣＢｉＣＭＯＳゲートはＰＮＰトランジス
タＱ4でプルダウンする回路構成をとるため、ＮＰＮト
ランジスタのみで構成されるＢｉＣＭＯＳゲートに比べ
て、ベース電圧ＶBE分低い電源電圧まで動作することが
できる利点を有する。その反面、出力をフルスイングす
ることができず、２ＶBE分出力が低下するという難点が
ある。そこで、この２ＶBE分の出力が低下するのを補償
し、フルスイングを可能にするために上記の抵抗Ｒ1、
Ｒ2が設けられている。
タＱ4でプルダウンする回路構成をとるため、ＮＰＮト
ランジスタのみで構成されるＢｉＣＭＯＳゲートに比べ
て、ベース電圧ＶBE分低い電源電圧まで動作することが
できる利点を有する。その反面、出力をフルスイングす
ることができず、２ＶBE分出力が低下するという難点が
ある。そこで、この２ＶBE分の出力が低下するのを補償
し、フルスイングを可能にするために上記の抵抗Ｒ1、
Ｒ2が設けられている。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な抵抗Ｒ1、Ｒ2を設ける場合は、ＮＰＮトランジスタＱ
3のベース電流が抵抗Ｒ1に分流し、またＰＮＰトランジ
スタＱ4のベースには、ゲート出力ＶOUTから抵抗Ｒ2を
介して電流が流れ込むことになる。すなわち、このよう
な回路構成による場合は、ＮＰＮトランジスタＱ3およ
びＰＮＰトランジスタＱ4のベース電流に影響が及ぶた
め、該ＮＰＮトランジスタＱ3およびＰＮＰトランジス
タＱ4が急速にＯＮすることができない。このため、ゲ
ート出力ＶOUTのゲート動作スピードが遅延するという
新たな問題があった。
な抵抗Ｒ1、Ｒ2を設ける場合は、ＮＰＮトランジスタＱ
3のベース電流が抵抗Ｒ1に分流し、またＰＮＰトランジ
スタＱ4のベースには、ゲート出力ＶOUTから抵抗Ｒ2を
介して電流が流れ込むことになる。すなわち、このよう
な回路構成による場合は、ＮＰＮトランジスタＱ3およ
びＰＮＰトランジスタＱ4のベース電流に影響が及ぶた
め、該ＮＰＮトランジスタＱ3およびＰＮＰトランジス
タＱ4が急速にＯＮすることができない。このため、ゲ
ート出力ＶOUTのゲート動作スピードが遅延するという
新たな問題があった。
【０００６】本発明は、このような従来技術の問題点を
解決するものであり、ゲート動作スピードが遅延するこ
となく、出力をフルスイングすることができるＣＢｉＣ
ＭＯＳゲートを提供することを目的とする。
解決するものであり、ゲート動作スピードが遅延するこ
となく、出力をフルスイングすることができるＣＢｉＣ
ＭＯＳゲートを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のＣＢｉＣＭＯＳ
ゲートは、プルアップ用ＮＰＮトランジスタと、プルダ
ウン用ＰＮＰトランジスタとを備えたＣＢｉＣＭＯＳゲ
ートにおいて、該プルアップ用ＮＰＮトランジスタのベ
ースとゲート出力との間にＰ型ＭＯＳトランジスタを接
続すると共に、該プルダウン用ＰＮＰトランジスタのベ
ースと該ゲート出力との間にＮ型ＭＯＳトランジスタを
接続し、且つ該Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
Ｓトランジスタの各ゲートと該ゲート出力との間にイン
バータを接続し、該ゲート出力が急速に立ち上がった後
に、該Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタがＯＮするようにしており、そのことにより上記
目的が達成される。
ゲートは、プルアップ用ＮＰＮトランジスタと、プルダ
ウン用ＰＮＰトランジスタとを備えたＣＢｉＣＭＯＳゲ
ートにおいて、該プルアップ用ＮＰＮトランジスタのベ
ースとゲート出力との間にＰ型ＭＯＳトランジスタを接
続すると共に、該プルダウン用ＰＮＰトランジスタのベ
ースと該ゲート出力との間にＮ型ＭＯＳトランジスタを
接続し、且つ該Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
Ｓトランジスタの各ゲートと該ゲート出力との間にイン
バータを接続し、該ゲート出力が急速に立ち上がった後
に、該Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタがＯＮするようにしており、そのことにより上記
目的が達成される。
【０００８】
【作用】上記のようにプルアップ用ＮＰＮトランジスタ
のベースとゲート出力との間にＰ型ＭＯＳトランジスタ
を接続し、且つ該Ｐ型ＭＯＳトランジスタのゲートとゲ
ート出力との間にインバータを接続すると、ゲート入力
が”Ｈ”レベル→”Ｌ”レベルに変化すると、ＮＰＮト
ランジスタはＯＮする。この時、Ｐ型ＭＯＳトランジス
タはＯＦＦ状態にある。従って、この状態ではＮＰＮト
ランジスタのベース電流は減少しない。この結果、プル
アップ用のＮＰＮトランジスタは急速にＯＮすることが
できる。
のベースとゲート出力との間にＰ型ＭＯＳトランジスタ
を接続し、且つ該Ｐ型ＭＯＳトランジスタのゲートとゲ
ート出力との間にインバータを接続すると、ゲート入力
が”Ｈ”レベル→”Ｌ”レベルに変化すると、ＮＰＮト
ランジスタはＯＮする。この時、Ｐ型ＭＯＳトランジス
タはＯＦＦ状態にある。従って、この状態ではＮＰＮト
ランジスタのベース電流は減少しない。この結果、プル
アップ用のＮＰＮトランジスタは急速にＯＮすることが
できる。
【０００９】ＮＰＮトランジスタがＯＮすると、ゲート
出力は”Ｌ”レベル→”Ｈ”レベルに変化する。ここ
で、インバータを介してＰ型ＭＯＳトランジスタはＯＮ
する。すなわち、ゲート出力が急速に立ち上がった後
に、Ｐ型ＭＯＳトランジスタはＯＮする。従って、ＣＢ
ｉＣＭＯＳゲートのゲート動作スピートが損なわれるこ
となく、ゲート出力をフルスイングすることができる。
出力は”Ｌ”レベル→”Ｈ”レベルに変化する。ここ
で、インバータを介してＰ型ＭＯＳトランジスタはＯＮ
する。すなわち、ゲート出力が急速に立ち上がった後
に、Ｐ型ＭＯＳトランジスタはＯＮする。従って、ＣＢ
ｉＣＭＯＳゲートのゲート動作スピートが損なわれるこ
となく、ゲート出力をフルスイングすることができる。
【００１０】また、上記のようにプルダウン用ＰＮＰト
ランジスタのベースとゲート出力との間にＮ型ＭＯＳト
ランジスタを接続し、且つＮ型ＭＯＳトランジスタのゲ
ートとゲート出力との間にインバータを接続すると、ゲ
ート入力が”Ｌ”レベル→”Ｈ”レベルに変化すると、
ＰＮＰトランジスタはＯＮする。この時、Ｎ型ＭＯＳト
ランジスタはＯＦＦ状態にある。従って、この状態では
ＰＮＰトランジスタにゲート出力より電流が流れ込むこ
とがなく、ＰＮＰトランジスタのベース電流は変化しな
い。この結果、ＰＮＰトランジスタは急速にＯＮするこ
とができる。
ランジスタのベースとゲート出力との間にＮ型ＭＯＳト
ランジスタを接続し、且つＮ型ＭＯＳトランジスタのゲ
ートとゲート出力との間にインバータを接続すると、ゲ
ート入力が”Ｌ”レベル→”Ｈ”レベルに変化すると、
ＰＮＰトランジスタはＯＮする。この時、Ｎ型ＭＯＳト
ランジスタはＯＦＦ状態にある。従って、この状態では
ＰＮＰトランジスタにゲート出力より電流が流れ込むこ
とがなく、ＰＮＰトランジスタのベース電流は変化しな
い。この結果、ＰＮＰトランジスタは急速にＯＮするこ
とができる。
【００１１】ＰＮＰトランジスタがＯＮすると、ゲート
出力は”Ｈ”レベル→”Ｌ”レベルに変化する。ここ
で、インバータを介してＮ型ＭＯＳトランジスタはＯＮ
する。従って、ゲート入力が”Ｌ”レベル→”Ｈ”レベ
ルに変化する場合も、ゲート入力が”Ｈ”レベル→”
Ｌ”レベルに変化する場合と同様に、ＣＢｉＣＭＯＳゲ
ートのゲート動作スピートが損なわれることなく、ゲー
ト出力をフルスイングすることができる。
出力は”Ｈ”レベル→”Ｌ”レベルに変化する。ここ
で、インバータを介してＮ型ＭＯＳトランジスタはＯＮ
する。従って、ゲート入力が”Ｌ”レベル→”Ｈ”レベ
ルに変化する場合も、ゲート入力が”Ｈ”レベル→”
Ｌ”レベルに変化する場合と同様に、ＣＢｉＣＭＯＳゲ
ートのゲート動作スピートが損なわれることなく、ゲー
ト出力をフルスイングすることができる。
【００１２】
【実施例】以下に本発明の実施例を説明する。
【００１３】図１は、本発明ＣＢｉＣＭＯＳゲートの回
路構成を示す。このＣＢｉＣＭＯＳゲートは、ＧＮＤと
電源ＶCCとの間に線路Ｌ1、Ｌ2を並列接続し、線路
Ｌ1、Ｌ2に以下に示す回路素子を接続した構成をとる。
路構成を示す。このＣＢｉＣＭＯＳゲートは、ＧＮＤと
電源ＶCCとの間に線路Ｌ1、Ｌ2を並列接続し、線路
Ｌ1、Ｌ2に以下に示す回路素子を接続した構成をとる。
【００１４】すなわち、ゲート入力ＶINに接続される線
路Ｌ1には、Ｐ型ＭＯＳトランジスタＭ1、Ｎ型ＭＯＳト
ランジスタＭ2およびＮ型ＭＯＳトランジスタＭ3が接続
されている。また、ゲート出力ＶOUTに接続される線路
Ｌ2には、プルアップ用のＮＰＮトランジスタＱ1、プル
ダウン用のＰＮＰトランジスタＱ2が接続されている。
更に、ＮＰＮトランジスタＱ1のベースと、ゲート出力
ＶOUTとの間にはＰ型ＭＯＳトランジスタＭ4が接続さ
れ、また、ＰＮＰトランジスタＱ2のベースと、ゲート
出力ＶOUTとの間にはＮ型ＭＯＳトランジスタＭ5が接続
されている。より具体的には、ノードＮ1を介してＮＰ
ＮトランジスタＱ1のベースと、Ｐ型ＭＯＳトランジス
タＭ4が接続され、またノードＮ2を介してＰＮＰトラン
ジスタＱ2のベースと、Ｎ型ＭＯＳトランジスタＭ5が接
続されている。
路Ｌ1には、Ｐ型ＭＯＳトランジスタＭ1、Ｎ型ＭＯＳト
ランジスタＭ2およびＮ型ＭＯＳトランジスタＭ3が接続
されている。また、ゲート出力ＶOUTに接続される線路
Ｌ2には、プルアップ用のＮＰＮトランジスタＱ1、プル
ダウン用のＰＮＰトランジスタＱ2が接続されている。
更に、ＮＰＮトランジスタＱ1のベースと、ゲート出力
ＶOUTとの間にはＰ型ＭＯＳトランジスタＭ4が接続さ
れ、また、ＰＮＰトランジスタＱ2のベースと、ゲート
出力ＶOUTとの間にはＮ型ＭＯＳトランジスタＭ5が接続
されている。より具体的には、ノードＮ1を介してＮＰ
ＮトランジスタＱ1のベースと、Ｐ型ＭＯＳトランジス
タＭ4が接続され、またノードＮ2を介してＰＮＰトラン
ジスタＱ2のベースと、Ｎ型ＭＯＳトランジスタＭ5が接
続されている。
【００１５】加えて、線路Ｌ2とＰ型ＭＯＳトランジス
タＭ4のゲートとの間には、フィードバック用のインバ
ータＩＮＶ1が接続され、該インバータＩＮＶ1の出力側
にはＮ型ＭＯＳトランジスタＭ5のゲートが接続されて
いる。より具体的には、ノードＮ3を介してインバータ
ＩＮＶ1の出力側とＮ型ＭＯＳトランジスタＭ5のゲート
が接続されている。このような回路構成により、ゲート
出力ＶOUTよりインバータＩＮＶ1を介してＰ型ＭＯＳト
ランジスタＭ4のゲートに信号が入力される。また、同
様にゲート出力ＶOUTよりインバータＩＮＶ1を介してＮ
型ＭＯＳトランジスタＭ5のゲートに信号が入力され
る。
タＭ4のゲートとの間には、フィードバック用のインバ
ータＩＮＶ1が接続され、該インバータＩＮＶ1の出力側
にはＮ型ＭＯＳトランジスタＭ5のゲートが接続されて
いる。より具体的には、ノードＮ3を介してインバータ
ＩＮＶ1の出力側とＮ型ＭＯＳトランジスタＭ5のゲート
が接続されている。このような回路構成により、ゲート
出力ＶOUTよりインバータＩＮＶ1を介してＰ型ＭＯＳト
ランジスタＭ4のゲートに信号が入力される。また、同
様にゲート出力ＶOUTよりインバータＩＮＶ1を介してＮ
型ＭＯＳトランジスタＭ5のゲートに信号が入力され
る。
【００１６】次に、上記構成の本発明ＣＢｉＣＭＯＳゲ
ートの動作について説明する。まず、ゲート入力Ｖ
INが”Ｈ”レベル→”Ｌ”レベルに変化する場合を想定
する。この場合には、Ｎ型ＭＯＳトランジスタＭ2がＯ
Ｎし、ノードＮ1が”Ｌ”レベル→”Ｈ”レベルになる
ので、プルアップ用のＮＰＮトランジスタＱ1はＯＮす
る。この時、Ｐ型ＭＯＳトランジスタＭ4はＯＦＦ状態
にある。従って、この状態ではＮＰＮトランジスタＱ1
のベース電流は減少せず、ＮＰＮトランジスタＱ1は急
速にＯＮすることができる。
ートの動作について説明する。まず、ゲート入力Ｖ
INが”Ｈ”レベル→”Ｌ”レベルに変化する場合を想定
する。この場合には、Ｎ型ＭＯＳトランジスタＭ2がＯ
Ｎし、ノードＮ1が”Ｌ”レベル→”Ｈ”レベルになる
ので、プルアップ用のＮＰＮトランジスタＱ1はＯＮす
る。この時、Ｐ型ＭＯＳトランジスタＭ4はＯＦＦ状態
にある。従って、この状態ではＮＰＮトランジスタＱ1
のベース電流は減少せず、ＮＰＮトランジスタＱ1は急
速にＯＮすることができる。
【００１７】そして、ＮＰＮトランジスタＱ1がＯＮす
ると、ゲート出力ＶOUTは”Ｌ”レベル→”Ｈ”レベル
に変化する。この時、ゲート出力ＶOUTよりインバータ
ＩＮＶ1を介してＰ型ＭＯＳトランジスタＭ4のゲートに
信号が入力され、該Ｐ型ＭＯＳトランジスタＭ4はＯＮ
する。すなわち、ゲート出力ＶOUTが”Ｌ”レベル→”
Ｈ”レベルになると、インバータＩＮＶ1を介してノー
ドＮ1が”Ｈ”レベル→”Ｌ”レベルになるので、ここ
で、Ｐ型ＭＯＳトランジスタＭ4がＯＮする。
ると、ゲート出力ＶOUTは”Ｌ”レベル→”Ｈ”レベル
に変化する。この時、ゲート出力ＶOUTよりインバータ
ＩＮＶ1を介してＰ型ＭＯＳトランジスタＭ4のゲートに
信号が入力され、該Ｐ型ＭＯＳトランジスタＭ4はＯＮ
する。すなわち、ゲート出力ＶOUTが”Ｌ”レベル→”
Ｈ”レベルになると、インバータＩＮＶ1を介してノー
ドＮ1が”Ｈ”レベル→”Ｌ”レベルになるので、ここ
で、Ｐ型ＭＯＳトランジスタＭ4がＯＮする。
【００１８】すなわち、ゲート出力ＶOUTが急速に立ち
上がった後に、Ｐ型ＭＯＳトランジスタＭ4はＯＮす
る。従って、このような構成によれば、ＣＢｉＣＭＯＳ
ゲートのゲートスピートが損なわれることなく、ゲート
出力ＶOUTをフルスイングすることができる。
上がった後に、Ｐ型ＭＯＳトランジスタＭ4はＯＮす
る。従って、このような構成によれば、ＣＢｉＣＭＯＳ
ゲートのゲートスピートが損なわれることなく、ゲート
出力ＶOUTをフルスイングすることができる。
【００１９】次に、ゲート入力ＶINが”Ｌ”レベル→”
Ｈ”レベルに変化する場合を想定する。この場合には、
ノードＮ2が”Ｈ”レベル→”Ｌ”レベルになるので、
ＰＮＰトランジスタＱ2はＯＮする。この時、Ｎ型ＭＯ
ＳトランジスタＭ5はＯＦＦ状態にある。従って、この
状態ではＰＮＰトランジスタＱ2のベースにゲート出力
ＶO UTより電流が流れ込むことがなく、該ＰＮＰトラン
ジスタＱ2のベース電流は変化しない。この結果、ＰＮ
ＰトランジスタＱ2は急速にＯＮすることができる。
Ｈ”レベルに変化する場合を想定する。この場合には、
ノードＮ2が”Ｈ”レベル→”Ｌ”レベルになるので、
ＰＮＰトランジスタＱ2はＯＮする。この時、Ｎ型ＭＯ
ＳトランジスタＭ5はＯＦＦ状態にある。従って、この
状態ではＰＮＰトランジスタＱ2のベースにゲート出力
ＶO UTより電流が流れ込むことがなく、該ＰＮＰトラン
ジスタＱ2のベース電流は変化しない。この結果、ＰＮ
ＰトランジスタＱ2は急速にＯＮすることができる。
【００２０】そして、ＰＮＰトランジスタＱ2がＯＮす
ると、ゲート出力ＶOUTは”Ｈ”レベル→”Ｌ”レベル
に変化し、インバータＩＮＶ1を介してノードＮ3は”
Ｌ”レベル→”Ｈ”レベルになるので、ここでＮ型ＭＯ
ＳトランジスタＭ5はＯＮする。
ると、ゲート出力ＶOUTは”Ｈ”レベル→”Ｌ”レベル
に変化し、インバータＩＮＶ1を介してノードＮ3は”
Ｌ”レベル→”Ｈ”レベルになるので、ここでＮ型ＭＯ
ＳトランジスタＭ5はＯＮする。
【００２１】以上の説明から明かなように、ゲート入力
ＶINが”Ｌ”レベル→”Ｈ”レベルに変化する場合も、
ゲート入力ＶINが”Ｈ”レベル→”Ｌ”レベルに変化す
る場合と同様に、ゲート出力ＶOUTが急速に立ち上がっ
た後に、Ｎ型ＭＯＳトランジスタＭ5はＯＮする。
ＶINが”Ｌ”レベル→”Ｈ”レベルに変化する場合も、
ゲート入力ＶINが”Ｈ”レベル→”Ｌ”レベルに変化す
る場合と同様に、ゲート出力ＶOUTが急速に立ち上がっ
た後に、Ｎ型ＭＯＳトランジスタＭ5はＯＮする。
【００２２】
【発明の効果】以上の本発明ＣＢｉＣＭＯＳゲートは、
フィードバック用のインバータと、Ｐ型ＭＯＳトランジ
スタおよびＮ型ＭＯＳトランジスタを接続し、これによ
りプルアップ用ＮＰＮトランジスタのベース電流が減少
するのを防止し、かつプルダウン用ＰＮＰトランジスタ
のベースに電流が流れ込むのを防止する構成をとるの
で、ゲート動作スピードが損なわれることなく、ゲート
出力をフルスイングすることができる。
フィードバック用のインバータと、Ｐ型ＭＯＳトランジ
スタおよびＮ型ＭＯＳトランジスタを接続し、これによ
りプルアップ用ＮＰＮトランジスタのベース電流が減少
するのを防止し、かつプルダウン用ＰＮＰトランジスタ
のベースに電流が流れ込むのを防止する構成をとるの
で、ゲート動作スピードが損なわれることなく、ゲート
出力をフルスイングすることができる。
【図面の簡単な説明】
【図１】本発明ＣＢｉＣＭＯＳゲートを示す回路図。
【図２】ＣＢｉＣＭＯＳゲートの一従来例を示す回路
図。
図。
ＩＮＶ1 インバータ Ｌ1、Ｌ2 線路 Ｍ1、Ｍ4 Ｐ型ＭＯＳトランジスタ Ｍ2、Ｍ3、Ｍ5 Ｎ型ＭＯＳトランジスタ Ｎ1、Ｎ2、Ｎ3 ノード Ｑ1 プルアップ用のＮＰＮトランジスタ Ｑ2 プルダウン用のＰＮＰトランジスタ ＶIN ゲート入力 ＶOUT ゲート出力
Claims (1)
- 【請求項１】プルアップ用ＮＰＮトランジスタと、プル
ダウン用ＰＮＰトランジスタとを備えたＣＢｉＣＭＯＳ
ゲートにおいて、 該プルアップ用ＮＰＮトランジスタのベースとゲート出
力との間にＰ型ＭＯＳトランジスタを接続すると共に、
該プルダウン用ＰＮＰトランジスタのベースと該ゲート
出力との間にＮ型ＭＯＳトランジスタを接続し、且つ該
Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタ
の各ゲートと該ゲート出力との間にインバータを接続
し、該ゲート出力が急速に立ち上がった後に、該Ｐ型Ｍ
ＯＳトランジスタおよびＮ型ＭＯＳトランジスタがＯＮ
するようにしたＣＢｉＣＭＯＳゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033699A JPH0621794A (ja) | 1992-02-20 | 1992-02-20 | ＣＢｉＣＭＯＳゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033699A JPH0621794A (ja) | 1992-02-20 | 1992-02-20 | ＣＢｉＣＭＯＳゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621794A true JPH0621794A (ja) | 1994-01-28 |
Family
ID=12393667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033699A Pending JPH0621794A (ja) | 1992-02-20 | 1992-02-20 | ＣＢｉＣＭＯＳゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100344444C (zh) * | 2001-05-24 | 2007-10-24 | 东丽株式会社 | 带金属层的耐热性树脂膜与布线板及其制作方法 |
-
1992
- 1992-02-20 JP JP4033699A patent/JPH0621794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100344444C (zh) * | 2001-05-24 | 2007-10-24 | 东丽株式会社 | 带金属层的耐热性树脂膜与布线板及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990225 |