JP3209812B2 - 消費電力を減少させるｂｉｃｍｏｓ ｔｔｌ出力バッファ回路 - Google Patents

消費電力を減少させるｂｉｃｍｏｓ ｔｔｌ出力バッファ回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、消費電力を減少させる
新規なＢＩＣＭＯＳ ＴＴＬ出力バッファ回路に関す
る。本発明は、入力電源スイッチＣＭＯＳトランジスタ
を組み込むことによって、能動モードの間反転または非
反転トリステート出力バッファ回路に対し静止入力電流
ＩCCを低下する。本発明はまた、シングルおよびデュア
ルＣＭＯＳ分相トランジスタを装備することによって
も、この目的を達成する。
【０００２】
【従来の技術】従前のトリステートＢＩＣＭＯＳ ＴＴ
Ｌ出力バッファ回路を図１に示す。図１の例は、入力Ｖ
INの高電位および低電位のデータ信号に応答して、出力
Ｖoutに低電位および高電位の出力信号を出力する反転
出力バッファ回路である。出力プルアップおよびプルダ
ウントランジスタは、バイポーラトランジスタである。
ダーリントンプルアップトランジスタ対Ｑ３、Ｑ４は、
出力高電位パワーレールＶCCO からショットキーダイオ
ードＳＤ９を介して出力ＶOUT へ電流を供給する。高電
流駆動並列トランジスタ素子Ｑ５Ａ、Ｑ５Ｂを備えたプ
ルダウントランジスタＱ５は、出力ＶOUTから低電位パ
ワーレールＧＮＤＯへ電流を低下させる。バイポーラ分
相トランジスタＱ２は、入力ＶINにおけるデータ信号に
応答して、逆位相のそれぞれのプルアップおよびプルダ
ウントランジスタの導電状態を制御する。入力ＶINは、
入力ショットキーダイオードＳＤ４を介して分相トラン
ジスタＱ２のベースノードに結合する。
【０００３】入力ＶINに高電位信号が入力すると、分相
トランジスタＱ２が導通し、プルダウントランジスタＱ
５をオン状態にする。出力ＶOUT からの放電電流は、抵
抗Ｒ３を介して入力高電位パワーレールＶCCI に結合さ
れたベースノードを持つバイポーラ帰還トランジスタＱ
１を備えた加速帰還回路を介して、プルダウントランジ
スタＱ５のオン状態への切替を助ける。入力および出力
高電位パワーレールＶCCI 、ＶCCO は、ノイズ低下のた
めに、例えばスプリットリードリードフレームまたは別
個の電源レールおよびピンによって、相互に相対的に分
離することができる。分相トランジスタＱ２は、コレク
タ抵抗Ｒ１を介して入力高電位パワーレールＶCCI に結
合する。これはベースを放電し、プルアップトランジス
タＱ３をオフ状態にする。ショットキーダイオードＳＤ
１および抵抗Ｒ２とショットキーダイオードＳＤ６を通
る別の放電経路が、プルアップトランジスタＱ４のオフ
状態への切替を加速する。
【０００４】入力ＶINに低電位データ信号が入力する
と、分相トランジスタＱ２はオフ状態になり、プルダウ
ントランジスタＱ５のベースは抵抗Ｒ４を介して放電す
る。負荷容量の放電中および出力ＶOUT の低電位から高
電位への遷移中に、容量性帰還ミラー電流のためにプル
ダウントランジスタＱ５がオン状態になるのを防止する
ために、プルダウントランジスタ素子Ｑ５Ａ、Ｑ５Ｂの
ベースノードにＡＣミラーキラー回路（ＡＣＭＫ）Ｑ
６、ＳＤ５、Ｄ１、ＳＤ１を結合する。ＡＣＭＫは寄生
ベース駆動帰還ミラー電流を低電位パワーレールＧＮＤ
Ｏへ放電する。
【０００５】トリステートイネーブル入力ＯＥに結合さ
れた制御ゲートノードを有するＣＭＯＳトランジスタＰ
１、Ｐ２、Ｐ４、Ｎ２が、出力ＶOUT で非能動高インピ
ーダンストリステート状態を実現するトリステート回路
を備えている。出力ＶOUT が能動バイステート動作モー
ドの場合、低電位のＯＥ信号がトリステートＰＭＯＳト
ランジスタＰ１、Ｐ２、Ｐ４をオン状態にする。トリス
テートＰＭＯＳトランジスタは、入力高電位パワーレー
ルＶCCI を入力・分相・帰還回路に低インピーダンス結
合する。トリステートＮＭＯＳトランジスタＮ２もま
た、トリステートイネーブル入力ＯＥに結合されてい
る。ＯＥ信号が低電位の場合、トリステートＮＭＯＳト
ランジスタＮ２は導通せず、出力プルダウントランジス
タＱ５のベースノードから低電位パワーレールＧＮＤＯ
への経路は遮断され、バイステートモードの能動動作が
得られる。
【０００６】トリステートイネーブル回路にはまた、プ
ルアップトランジスタＱ３と帰還トランジスタＱ１のそ
れぞれのベースノードと相補形トリステートイネーブル
入力ＯＥＢとの間に結合されたショットキーダイオード
ＳＤ２、ＳＤ３も組み込まれている。ＯＥＢ信号が高電
位のとき、この経路は出力ＶOUT で能動モードのバイス
テート動作のため遮断される。
【０００７】トリステート回路は、トリステートイネー
ブルＯＥ信号が高電位状態でＯＥＢ信号が低電位状態の
とき、高インピーダンス第３状態にある出力ＶOUTを使
用不能にする。ＯＥ信号が高電位状態のとき、トリステ
ートＰＭＯＳトランジスタＰ１、Ｐ２、およびＰ４はオ
フ状態になり、入力・分相・帰還回路は高電位パワーレ
ールＶCCI から分離される。トリステートＮＭＯＳトラ
ンジスタＮ２がオン状態になり、バイポーラプルダウン
トランジスタＱ５が使用不能になる。低電位状態のＯＥ
Ｂ信号は、バイポーラプルアップトランジスタＱ３、Ｑ
４およびバイポーラ帰還トランジスタＱ１をショットキ
ーダイオード経路ＳＤ２、ＳＤ３を介して使用不能にす
る。
【０００８】
【発明が解決しようとする課題】図１のトリステートＢ
ＩＣＭＯＳ ＴＴＬ出力バッファ回路の欠点は、バイス
テートモードの能動動作中の消費電力が高いことであ
る。入力ＶINのデータ信号が低電位のときは分相トラン
ジスタＱ２がオフ状態を維持し、定常または零入力電流
ＩCCが高電位パワーレールＶCCI から、トリステートト
ランジスタＰ１、抵抗Ｒ５、および入力ダイオードＳＤ
４を介して、入力ノードＶINへ流れ続ける。この零入力
電流は、入力ＶINの信号が低電位の期間中ずっと持続さ
れる。
【０００９】また、図１に示す従前のＢＩＣＭＯＳ Ｔ
ＴＬ出力バッファ回路の場合、ＣＭＯＳトランジスタ
が、基本的にバイポーラＴＴＬ出力バッファ回路のトリ
ステートイネーブル回路にしか導入されていないという
点にも注意すべきである。ＣＭＯＳトランジスタＰ１、
Ｐ２、Ｐ４、Ｎ２の使用は、高電位および低電位パワー
レールに関連してバイポーラ出力バッファ回路を接続ま
たは切断する電源回路経路に限定されている。トリステ
ートＣＭＯＳトランジスタＰ１、Ｐ２、Ｐ４、Ｎ２は、
トリステートイネーブル回路入力ＯＥの電力信号によっ
てのみ制御され、データ経路には組み込まれていない。
【００１０】このようなバイポーラトリステート出力バ
ッファ回路の技術では、消費電力を減少させるために、
デュアルバイポーラ分相器を使用した。例えば、スティ
ーブン・Ｎ・グッドスピードの米国特許第４，２８７，
４３３号は、全バイポーラトリステートイネーブル回路
を用いて「消費電力を低下したトランジスタロジックト
リステート出力」を記述している。この回路は消費電力
を減少させるが、それは全く異なる内容の電力において
である。全バイポーラトリステートイネーブル回路によ
る消費が、非能動トリステートモードの動作中に減少す
るということである。
【００１１】デュアルバイポーラ分相トランジスタは、
ポール・Ｊ・グリフィスの米国特許第４，２５５，６７
０の「帰還を利用したトランジスタロジックトリステー
ト出力」にも記述されている。この回路では、第２の分
相トランジスタを使用することによって、トリステート
イネーブル回路に接続することなく、出力からプルダウ
ントランジスタのベースへの加速帰還回路を画成してい
る。したがって、バイポーライネーブルゲートは出力か
ら分離される。さらに、これらの２つの米国特許文献で
は、デュアル分相トランジスタ回路の概念および内容
が、完全に全バイポーラトランジスタ出力バッファ回路
に限定されている。
【００１２】
【課題を解決するための手段】したがって、本発明の目
的は、消費電力を減少させるＢＩＣＭＯＳ ＴＴＬ出力
バッファ回路を提供することである。本発明は特に、Ｂ
ＩＣＭＯＳ ＴＴＬトリステート出力バッファ回路に適
用することができる。
【００１３】本発明の別の目的は、データ経路を含む出
力バッファ回路にＣＭＯＳトランジスタを完全に組み込
んで、消費電力の制御を向上した、トリステートＢＩＣ
ＭＯＳ ＴＴＬ出力バッファ回路を提供することであ
る。
【００１４】本発明のさらに別の目的は、出力バッファ
回路の並列制御機能を果たすために、デュアルＣＭＯＳ
分相トランジスタを含むＣＭＯＳ分相トランジスタを有
する新規のＢＩＣＭＯＳ ＴＴＬ出力バッファ回路を提
供することである。
【００１５】これらの目的を達成するために、本発明
は、制御ゲートノードを入力に結合した入力電源スイッ
チＣＭＯＳトランジスタを有するＢＩＣＭＯＳ ＴＴＬ
出力バッファ回路を提供する。入力電源スイッチＣＭＯ
Ｓトランジスタの主電流経路を高電位パワーレールに結
合して、出力バッファ回路への入力電流ＩCCの供給を入
力のデータ信号に応答して制御する。電源スイッチＣＭ
ＯＳトランジスタは、出力バッファ回路が能動バイステ
ート動作モードのときに、入力のデータ信号が高電位ま
たは低電位のどちらでも、入力電流ＩCCを低下する。
【００１６】反転出力バッファ回路の場合、入力電源ス
イッチＣＭＯＳトランジスタはＮＭＯＳトランジスタで
ある。非反転出力バッファ回路の場合、入力電源スイッ
チＣＭＯＳトランジスタはＰＭＯＳトランジスタであ
る。典型的に、入力電源スイッチＣＭＯＳトランジスタ
は、高電位パワーレールに接続されたＣＭＯＳトリステ
ートトランジスタに直列に結合する。
【００１７】一実施例では、分相トランジスタをバイポ
ーラトランジスタ素子とし、入力電源スイッチＣＭＯＳ
トランジスタを高電位パワーレールと分相トランジスタ
のベースノードとの間に結合する。電源スイッチＣＭＯ
Ｓトランジスタのゲートノードは、分相トランジスタの
導電状態を入力のデータ信号に応答して制御するため
に、入力に結合する。
【００１８】この回路配列の特徴は、入力ノードを分相
トランジスタのベースノードに結合する際、必ず入力電
源スイッチＣＭＯＳトランジスタの主電流経路を介して
結合することである。出力が能動バイステート動作モー
ドのときは、入力ノードＶINへの零入力電流ＩCCが遮断
され、不必要な消費電力が軽減される。低電位パワーレ
ールに接続された別個の放電経路により、分相トランジ
スタのベースノードが放電し、分相トランジスタはオフ
状態になる。
【００１９】好適実施例では、入力電源スイッチＣＭＯ
Ｓトランジスタに代わって、ＢＩＣＭＯＳ ＴＴＬ出力
バッファ回路の分相トランジスタを使用する。入力電源
スイッチＣＭＯＳ分相トランジスタの制御ゲートノード
は入力に結合し、主電流経路は、分相回路を実現するた
め出力プルアップトランジスタと出力プルダウントラン
ジスタの間に結合する。
【００２０】ＢＩＣＭＯＳ ＴＴＬ出力バッファ回路に
おけるＣＭＯＳ分相トランジスタの利点は、データ経路
内のＣＭＯＳ分相トランジスタが、消費電力を制御する
電流スイッチとしても機能できるということである。Ｃ
ＭＯＳ分相トランジスタの別の利点は、出力バッファ回
路の電力レベルおよび速度を低下することによって、出
力のスイッチングノイズを制御することができるという
ことである。入力電源スイッチＣＭＯＳ分相トランジス
タは、高電位パワーレールと低電位パワーレールの間で
トリステートＣＭＯＳトランジスタに直列に結合する。
【００２１】本発明はまた、別個のＣＭＯＳスイッチト
ランジスタ制御機能を果たすために、デュアルＣＭＯＳ
分相トランジスタも提供する。第１ＣＭＯＳデュアル分
相トランジスタは、従前の分相制御機能を果たすため
に、バイポーラ出力プルアップトランジスタとプルダウ
ントランジスタの間に結合する。第２デュアルＣＭＯＳ
分相トランジスタは、帰還経路・加速帰還回路で出力と
出力プルダウントランジスタの間に結合する。したがっ
て、第２デュアルＣＭＯＳ分相トランジスタは、加速帰
還回路の帰還電源スイッチＣＭＯＳトランジスタとな
る。第１および第２ＣＭＯＳ分相トランジスタのゲート
ノードは入力に並列に結合する一方、主電流経路は出力
プルダウントランジスタに並列に結合して、出力プルダ
ウントランジスタのオン状態への切替、および出力にお
ける高電位から低電位への遷移を加速する。本発明のそ
の他の目的、特徴、および利点は、以下の説明および添
付の図面から明らかになるであろう。
【００２２】
【実施例】本発明によるトリステートＢＩＣＭＯＳ Ｔ
ＴＬ出力バッファ回路を図２に示す。図１の回路と同一
または同様の機能を果たす回路構成要素および素子は、
同一の符号で示す。入力電源スイッチまたは入力電流ス
イッチＣＭＯＳトランジスタＮ１を、入力高電位パワー
レールＶCCI からの入力電流経路に組み込む。ＮＭＯＳ
トランジスタＮ１のドレーンノードは、ＰＭＯＳトリス
テートトランジスタＰ１を介してＶCCI に結合し、ソー
スノードはベース駆動抵抗Ｒ５を介して分相トランジス
タＱ２のベースノードに結合する。入力電源スイッチト
ランジスタＮ１の制御ゲートノードは、データ信号に応
答してトランジスタＮ１を切り替えるために、データ信
号入力ＶINに結合する。
【００２３】図２から分かるように、入力ＶINは、もは
や受動回路素子を介することなく、バイポーラ分相トラ
ンジスタＱ２のベースノードに結合する。データ信号入
力ＶINは、入力電源スイッチトランジスタＮ１による主
電流経路の制御を介してのみ、Ｑ２のベースノードに結
合する。入力ＶINのデータ信号が低電位の場合、ＮＭＯ
ＳトランジスタＮ１はオフ状態となって、零入力電流Ｉ
CCが遮断され、回路の消費電力がかなり減少される。分
相トランジスタＱ２のベースは、Ｑ２のベースノードと
低電位パワーレールＧＮＤＯとの間に設置した別個の電
圧降下コンポーネント放電経路Ｒ７、ＳＤ７を介して放
電される。
【００２４】入力電源スイッチトランジスタＮ１は入力
電源電流ＩCCを制御するが、それはデータ信号入力に結
合されたデータ経路を介して行われるということが注目
される。ＮＭＯＳトランジスタの場合、入力電源スイッ
チトランジスタは入力データ信号と同相で動作するの
で、出力バッファ回路は反転状態を維持する。非反転出
力バッファ回路の場合、入力電源スイッチトランジスタ
Ｎ１は、図２Ａに示すようにＰＭＯＳトランジスタＰ１
Ａに置換する。
【００２５】本発明の好適実施例を図３に示す。この実
施例では、出力バッファ回路のバイポーラ増幅段階を除
去し、バイポーラ分相トランジスタＱ２の代わりに入力
電源スイッチＣＭＯＳトランジスタＮ４を使用する。Ｃ
ＭＯＳ分相トランジスタＮ４のドレーンノードおよびソ
ースノードによる主電流経路を、バイポーラ出力プルア
ップダーリントントランジスタＱ３、Ｑ４と、並列高電
流駆動トランジスタ素子Ｑ５Ａ、Ｑ５Ｂから成るバイポ
ーラ出力プルダウントランジスタＱ５との間に結合す
る。ＮＭＯＳ分相トランジスタＮ４の制御ゲートノード
を入力ＶINに接続し、出力プルアップおよびプルダウン
トランジスタＱ３、Ｑ４、Ｑ５のそれぞれの導通状態を
直接制御する。ＮＭＯＳ分相トランジスタＮ４の主電流
経路はまた、それぞれのトリステートＣＭＯＳトランジ
スタＰ２、Ｎ２を介して、高電位パワーレールＶCCI と
低電位パワーレールＧＮＤＯの間に結合する。
【００２６】ＮＭＯＳ分相トランジスタＮ４を使用する
ことにより、図３の出力バッファ回路は反転出力バッフ
ァ回路として維持される。真または非反転出力バッファ
回路の場合には、ＮＭＯＳ分相トランジスタＮ４の代わ
りに、ＰＭＯＳまたはＰチャネル分相トランジスタを使
用することができる。ＰＭＯＳ分相トランジスタに置換
する場合は、データ信号入力ＶINに結合できるように、
充分に高い制御ゲートしきい電圧を達成する製造工程技
術が要求される。これは、より高度なＣＭＯＳ工程技術
によって達成することができる。あるいはまた、ＰＭＯ
Ｓ分相トランジスタのソースの後に追加バイポーラ増幅
段階を接続して、ＶBE電圧降下を追加し、ＰＭＯＳ分相
トランジスタの制御ゲートノードのしきい電圧を増加す
ることもできる。
【００２７】図３の例で示すように、別個の電流スイッ
チ制御機能を果たすために、回路に第２デュアルＣＭＯ
Ｓ分相トランジスタＮ３を付加することができる。この
実施例では、ＮＭＯＳトランジスタＮ３を加速帰還回路
に組み込んで、帰還電源スイッチＣＭＯＳトランジスタ
を形成する。デュアルＮＭＯＳ分相トランジスタＮ４、
Ｎ３の制御ゲートノードは入力ＶINに並列に結合する。
ソースノードは、出力プルダウントランジスタＱ５のベ
ースノードに並列に結合する。第１デュアルＮＭＯＳ分
相トランジスタＮ４のドレーンノードは、出力プルアッ
プトランジスタＱ３、Ｑ４に結合し、第２デュアルＮＭ
ＯＳ分相トランジスタＮ３のドレーンノードは、加速帰
還回路のバイポーラ帰還トランジスタＱ１に結合する。
【００２８】図３の出力バッファ回路の場合も、デュア
ルＮＭＯＳ分相トランジスタＮ４、Ｎ３の形態を取る電
源スイッチＣＭＯＳトランジスタをデータ経路に直接組
み込む。したがって、ＮＭＯＳトランジスタＮ４、Ｎ３
はそれぞれ、電流および電源をオフ状態に切り替え、消
費電力を削減し、かつデータ信号をデータ経路に渡すと
いう二重機能を果たす。
【００２９】本発明を特定の実施例に基づいて説明して
きたが、本発明は、特許請求の範囲に記載した範囲内で
あらゆる変化形や同等の形態を含むものとする。
【図面の簡単な説明】
【図１】先行技術のトリステートＢＩＣＭＯＳ ＴＴＬ
出力バッファ回路の概略回路図である。
【図２】図２は、消費電力減少のためにデータ経路に入
力電源スイッチＣＭＯＳトランジスタを組み込んだ、本
発明に係る反転トリステートＢＩＣＭＯＳ ＴＴＬ出力
バッファ回路の概略回路図であり、図２Ａは、図２の回
路の一部分を低消費電力の非反転トリステートＢＩＣＭ
ＯＳ ＴＴＬ出力バッファ回路に変化した部分概略回路
図である。
【図３】本発明に係るデュアルＣＭＯＳ分相トランジス
タを有するトリステートＢＩＣＭＯＳ ＴＴＬ出力バッ
ファ回路の概略回路図である。
【符号の説明】
ＶCCI 入力高電位パワーレール ＶCCO 出力高電位パワーレール ＯＥ トリステートイネーブル入力 ＯＥＢ 相補形トリステートイネーブル入力 ＶIN 入力 ＶOUT 出力 ＧＮＤＯ 低電位パワーレール Ｑ２ バイポーラ分相トランジスタ Ｑ３ 出力プルアップトランジスタ Ｑ４ 出力プルアップトランジスタ Ｑ５ 出力プルダウントランジスタ Ｎ４ 入力電源スイッチＣＭＯＳトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/08

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＢＩＭＯＳ出力バッファ回路であって、
    出力において電流を供給及び低下させるバイポーラ出力
    プルアップ及びプルダウン・トランジスタと、前記バイ
    ポーラ出力プルアップ及びプルダウン・トランジスタに
    結合されておりこのＢＩＭＯＳ出力バッファ回路の能動
    動作モードの間に入力における高電位レベル及び低電位
    レベルのデータ信号に応答してそれぞれの導通状態を制
    御する分相トランジスタと、を有するＢＩＭＯＳ出力バ
    ッファ回路において、 ａ）制御ノードが前記入力に結合された入力電力スイッ
    チ・トランジスタであって、高電位電力レールに結合さ
    れておりバイポーラ・トランジスタである前記分相トラ
    ンジスタへの入力電流の供給を制御する主電流経路と、
    前記高電位電力レールと前記分相トランジスタのベース
    ・ノードとの間に結合された主電流経路とを有し、その
    ゲート・ノードが前記入力に結合されておりデータ信号
    に応答して前記分相トランジスタの導通状態を制御す
    る、入力電力スイッチ・トランジスタと、 ｂ）前記分相トランジスタのベース・ノードと低電位電
    力レールとの間に結合された電圧降下コンポーネント放
    電経路と、 を備えていることを特徴とするＢＩＭＯＳ出力バッファ
    回路。
  2. 【請求項２】 請求項１記載の回路において、トライス
    テート・イネーブル入力におけるトライステート・イネ
    ーブル信号に応答して前記出力において非能動トライス
    テート・モードを実現するＣＭＯＳトライステート・ト
    ランジスタを更に備えており、前記入力電力スイッチ・
    トランジスタは、トライステート・トランジスタと直列
    に、前記高電位電力レールに結合されていることを特徴
    とする回路。
  3. 【請求項３】 請求項１記載の回路において、この回路
    は反転出力バッファ回路であり、前記入力電力スイッチ
    ・トランジスタはＮＭＯＳトランジスタであることを特
    徴とする回路。
  4. 【請求項４】 請求項１記載の回路において、この回路
    は非反転出力バッファ回路であり、前記入力電力スイッ
    チ・トランジスタはＰＭＯＳトランジスタであることを
    特徴とする回路。
  5. 【請求項５】 請求項２記載の回路において、前記トラ
    イステート・イネーブル入力におけるトライステート・
    イネーブル信号に応答して前記出力において非能動トラ
    イステート・モードを実現するのに用いられ、前記分相
    トランジスタは、前記ＣＭＯＳトライステート・トラン
    ジスタと直列に、前記高電位電力レールと前記低電位電
    力レールとの間に結合されていることを特徴とする回
    路。
  6. 【請求項６】 ＢＩＭＯＳ ＴＴＬ出力バッファ回路で
    あって、このＢＩＭＯＳ ＴＴＬ出力バッファ回路の能
    動動作モードの間に入力における高電位レベル及び低電
    位レベルのデータ信号に応答して出力において電流を供
    給及び低下させるバイポーラ出力プルアップ及びプルダ
    ウン・トランジスタを有しており、前記能動モードの間
    に入力電流電力消費を減少させる、ＢＩＭＯＳ ＴＴＬ
    出力バッファ回路において、 ａ）このＢＩＭＯＳ ＴＴＬ出力バッファ回路におい
    て、前記入力に結合されたそれぞれの制御ゲート・ノー
    ドと結合されている１対のデュアル分相トランジスタで
    あって、前記出力プルダウン・トランジスタに結合され
    た主電流経路を有しており、この対の中の第１のデュア
    ル分相トランジスタは前記プルアップ・トランジスタに
    結合された主電流経路を有し、この対の中の第２のデュ
    アル分相トランジスタはフィードバック経路において前
    記出力に結合された主フィードバック経路を有する、１
    対のデュアル分相トランジスタと、 ｂ）トライステート・イネーブル入力におけるトライス
    テート・イネーブル信号に応答して前記出力において非
    能動的なトライステート・モードを実現する複数のトラ
    イステート・トランジスタであって、前記第１のデュア
    ル分相トランジスタは前記複数のトライステート・トラ
    ンジスタの一部と直列に高電位レールと低電位レールと
    の間に結合されており、前記第２のデュアル分相トラン
    ジスタは、ベース・ノードが前記複数のトライステート
    ・トランジスタの残りを介して前記高電位電力レールに
    結合されているバイポーラ・フィードバック・トランジ
    スタを有するフィードバック経路において結合されてい
    る、複数のトライステート・トランジスタと、 を備えていることを特徴とするＢＩＭＯＳ ＴＴＬ出力
    バッファ回路。
  7. 【請求項７】 ＢＩＭＯＳ ＴＴＬ出力バッファ回路で
    あって、バイポーラ出力プルアップ及びプルダウン・ト
    ランジスタを有しており、前記バイポーラ出力プルアッ
    プ及びプルダウン・トランジスタは、このバイポーラ出
    力プルアップ及びプルダウン・トランジスタに結合され
    ておりこのＢＩＭＯＳ ＴＴＬ出力バッファ回路の能動
    動作モードの間に入力における高電位レベル及び低電位
    レベルのデータ信号に応答してそれぞれの導通状態を制
    御する分相トランジスタへの電流を供給及び低下させ
    る、ＢＩＭＯＳ ＴＴＬ出力バッファ回路において、 ａ）制御ノードが前記入力に結合された入力電力スイッ
    チ・トランジスタであって、高電位電力レールと前記分
    相トランジスタのベース・ノードとの間に結合されてお
    り、前記能動動作モードの間に前記入力における高電位
    レベル及び低電位レベルのデータ信号に応答して前記分
    相トランジスタへのベース駆動電流の供給を制御する、
    入力電力スイッチ・トランジスタと、 ｂ）前記分相トランジスタのベース・ノードと低電位電
    力レールとの間に結合された電圧降下コンポーネント放
    電経路と、 を備えていることを特徴とするＢＩＭＯＳ ＴＴＬ出力
    バッファ回路。
  8. 【請求項８】 請求項７記載の回路において、この回路
    は反転出力バッファ回路であり、前記入力電力スイッチ
    ・トランジスタはＮＭＯＳトランジスタであることを特
    徴とする回路。
  9. 【請求項９】 請求項７記載の回路において、この回路
    は非反転出力バッファ回路であり、前記入力電力スイッ
    チ・トランジスタはＰＭＯＳトランジスタであることを
    特徴とする回路。
  10. 【請求項１０】 請求項７記載の回路において、トライ
    ステート・イネーブル入力におけるトライステート・イ
    ネーブル信号に応答して前記出力において非能動トライ
    ステート・モードを実現するＣＭＯＳトライステート・
    トランジスタを更に備えており、前記入力電力スイッチ
    ・トランジスタは、トライステート・トランジスタと直
    列に、前記高電位電力レールに結合されていることを特
    徴とする回路。
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