JPH06216672A - トランスバーサルフィルタ用増幅器 - Google Patents
トランスバーサルフィルタ用増幅器Info
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- JPH06216672A JPH06216672A JP392293A JP392293A JPH06216672A JP H06216672 A JPH06216672 A JP H06216672A JP 392293 A JP392293 A JP 392293A JP 392293 A JP392293 A JP 392293A JP H06216672 A JPH06216672 A JP H06216672A
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Abstract
(57)【要約】
【目的】 リセット時におけるリンギングの発生を防止
してリセット後の電荷検出動作を速くすると共に、高精
度な信号検出を可能にする。 【構成】 電荷検出期間ではスイッチ４１，４２，４
３，４４，６２ａがオフ状態となり、フローティングゲ
ート（ＦＧ）に誘起されたイメージ電荷が差動増幅回路
３０で差動増幅される。リセット期間では、スイッチ４
１，４２，４３，４４，６２ａがオン状態となり、差動
増幅回路３０がボルテージフォロワ回路となってその利
得が０ｄＢになる。このとき、位相補償手段６２内の容
量６２ｂが差動増幅回路３０の出力側に接続されるの
で、その最大周波数が下がり、リセット時のリンギング
がなくなる。
してリセット後の電荷検出動作を速くすると共に、高精
度な信号検出を可能にする。 【構成】 電荷検出期間ではスイッチ４１，４２，４
３，４４，６２ａがオフ状態となり、フローティングゲ
ート（ＦＧ）に誘起されたイメージ電荷が差動増幅回路
３０で差動増幅される。リセット期間では、スイッチ４
１，４２，４３，４４，６２ａがオン状態となり、差動
増幅回路３０がボルテージフォロワ回路となってその利
得が０ｄＢになる。このとき、位相補償手段６２内の容
量６２ｂが差動増幅回路３０の出力側に接続されるの
で、その最大周波数が下がり、リセット時のリンギング
がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
検出方式（以下、ＦＧＡ方式という）の電荷結合素子
（以下、ＣＣＤという）を用いたトランスバーサルフィ
ルタ（遅延線フィルタ）において、その電荷検出部に設
けられるトランスバーサルフィルタ用増幅器に関するも
のである。
検出方式（以下、ＦＧＡ方式という）の電荷結合素子
（以下、ＣＣＤという）を用いたトランスバーサルフィ
ルタ（遅延線フィルタ）において、その電荷検出部に設
けられるトランスバーサルフィルタ用増幅器に関するも
のである。
【０００２】
【従来の技術】図２は、従来の一般的なトランスバーサ
ルフィルタの構成ブロック図である。このトランスバー
サルフィルタは、入力電圧Ｖinを順次遅延するＣＣＤ遅
延線からなる複数段の転送段１０1 〜１０n を有し、そ
れらが縦続接続されている。各転送段１０1 〜１０n の
出力電圧Ｖ1 〜Ｖn は、重み係数ｈk （但し、ｋ；１
１，２，…，ｎ）が乗算され、加算回路２０に入力され
る。加算回路２０は、重み係数ｈk が乗算された各転送
段１０1 〜１０n の出力電圧ｈk ・Ｖk を加算し、出力
電圧Ｖout として出力する機能を有している。この種の
トランスバーサルフィルタでは、入力電圧Ｖinが信号電
荷Ｑs の形で入力されると、その信号電荷Ｑs が各転送
段１０1 〜１０n で順次遅延され、その各段の遅延出力
電圧Ｖ1 〜Ｖn に対して重み係数ｈk が乗算され、加算
回路２０へ入力される。加算回路２０では、各段の重み
係数乗算後の出力電圧Ｋk ・Ｖk を加算し、出力電圧Ｖ
out として出力する。
ルフィルタの構成ブロック図である。このトランスバー
サルフィルタは、入力電圧Ｖinを順次遅延するＣＣＤ遅
延線からなる複数段の転送段１０1 〜１０n を有し、そ
れらが縦続接続されている。各転送段１０1 〜１０n の
出力電圧Ｖ1 〜Ｖn は、重み係数ｈk （但し、ｋ；１
１，２，…，ｎ）が乗算され、加算回路２０に入力され
る。加算回路２０は、重み係数ｈk が乗算された各転送
段１０1 〜１０n の出力電圧ｈk ・Ｖk を加算し、出力
電圧Ｖout として出力する機能を有している。この種の
トランスバーサルフィルタでは、入力電圧Ｖinが信号電
荷Ｑs の形で入力されると、その信号電荷Ｑs が各転送
段１０1 〜１０n で順次遅延され、その各段の遅延出力
電圧Ｖ1 〜Ｖn に対して重み係数ｈk が乗算され、加算
回路２０へ入力される。加算回路２０では、各段の重み
係数乗算後の出力電圧Ｋk ・Ｖk を加算し、出力電圧Ｖ
out として出力する。
【０００３】図３は、図２のトランスバーサルフィルタ
の概略の回路図である。このトランスバーサルフィルタ
では、図示しない半導体基板の表面に、各転送段１０1
〜１０n を構成する転送電極１１，１２が順に配置さ
れ、それらの間に検出電極である各段のフローティング
ゲート（以下、ＦＧという）１３が配置されている。各
段のＦＧ１３は、（１＋ｈk ）：（１−ｈk ）の長さの
比に２分割され、その両電極長の差ｈによって各段の重
み係数ｈk が決定される。各段の転送電極１１，１２に
は、クロックパルスφ１，φ２がそれぞれ印加されるよ
うになっている。各段の２分割されたＦＧ１３の一方の
ＦＧ１３ａが検出ライン１４に、他方のＦＧ１３ｂが検
出ライン１５に、それぞれ接続されている。検出ライン
１４，１５には、加算回路２０を構成する増幅器２０ａ
が接続され、その増幅器２０ａから出力電圧Ｖout を出
力するようになっている。
の概略の回路図である。このトランスバーサルフィルタ
では、図示しない半導体基板の表面に、各転送段１０1
〜１０n を構成する転送電極１１，１２が順に配置さ
れ、それらの間に検出電極である各段のフローティング
ゲート（以下、ＦＧという）１３が配置されている。各
段のＦＧ１３は、（１＋ｈk ）：（１−ｈk ）の長さの
比に２分割され、その両電極長の差ｈによって各段の重
み係数ｈk が決定される。各段の転送電極１１，１２に
は、クロックパルスφ１，φ２がそれぞれ印加されるよ
うになっている。各段の２分割されたＦＧ１３の一方の
ＦＧ１３ａが検出ライン１４に、他方のＦＧ１３ｂが検
出ライン１５に、それぞれ接続されている。検出ライン
１４，１５には、加算回路２０を構成する増幅器２０ａ
が接続され、その増幅器２０ａから出力電圧Ｖout を出
力するようになっている。
【０００４】増幅器２０ａは、直流のバイアス電圧Ｖa
（例えば、２．５Ｖ）が印加される差動増幅回路２１を
有し、その＋側入力端子が検出ライン１４に、−側入力
端子が検出ライン１５に、それぞれ接続されている。差
動増幅回路２１の＋側入力端子とバイアス電圧Ｖa との
間には、リセット手段を構成するリセット用容量２２と
リセット用スイッチ２４とが並列に接続されている。ま
た、差動増幅回路２１の出力端子とその−側入力端子と
の間には、リセット手段を構成するリセット用容量２３
とリセット用スイッチ２５とが並列に接続されている。
（例えば、２．５Ｖ）が印加される差動増幅回路２１を
有し、その＋側入力端子が検出ライン１４に、−側入力
端子が検出ライン１５に、それぞれ接続されている。差
動増幅回路２１の＋側入力端子とバイアス電圧Ｖa との
間には、リセット手段を構成するリセット用容量２２と
リセット用スイッチ２４とが並列に接続されている。ま
た、差動増幅回路２１の出力端子とその−側入力端子と
の間には、リセット手段を構成するリセット用容量２３
とリセット用スイッチ２５とが並列に接続されている。
【０００５】このトランスバーサルフィルタは、入力電
圧Ｖinが信号電荷Ｑs の形で入力される共に、クロック
パルスφ１，φ２が各段の転送電極１１，１２に順次印
加されると、該転送電極１１，１２下に形成されるポテ
ンシャル井戸の深さが変わる。そのため、入力された信
号電荷Ｑs は、各段の転送電極１１，１２、及びＦＧ１
３下のポテンシャル井戸内を転送方向Ｘに沿って転送さ
れていく。そして、信号電荷Ｑs によって各段のＦＧ１
３ａ，１３ｂにイメージ電荷が誘起され、それが検出ラ
イン１４，１５を通して差動増幅回路２１の＋側入力端
子及び−側入力端子へ送られる。
圧Ｖinが信号電荷Ｑs の形で入力される共に、クロック
パルスφ１，φ２が各段の転送電極１１，１２に順次印
加されると、該転送電極１１，１２下に形成されるポテ
ンシャル井戸の深さが変わる。そのため、入力された信
号電荷Ｑs は、各段の転送電極１１，１２、及びＦＧ１
３下のポテンシャル井戸内を転送方向Ｘに沿って転送さ
れていく。そして、信号電荷Ｑs によって各段のＦＧ１
３ａ，１３ｂにイメージ電荷が誘起され、それが検出ラ
イン１４，１５を通して差動増幅回路２１の＋側入力端
子及び−側入力端子へ送られる。
【０００６】電荷検出期間では、リセット用スイッチ２
４，２５がオフ状態となり、差動増幅回路２１により、
両ＦＧ１３ａ，１３ｂのイメージ電荷の差が求められ、
該差動増幅回路２１の出力端子から出力電圧Ｖout が出
力される。この出力電圧Ｖou t は、次式（１）で表わせ
る。 電荷検出期間経過後のリセット期間になると、リセット
用スイッチ２４，２５がオン状態となり、差動増幅回路
２１がボルテージフォロワ回路として動作し、該差動増
幅回路２１の利得Ａが０ｄＢになる。この種のトランス
バーサルフィルタでは、電極長の差ｈによって重み係数
ｈkが決定されるため、小さな重み係数ｈk も精度良く
得られる。しかも、差動増幅回路２１でイメージ電荷の
差を求めることによって出力電圧Ｖout が得られるの
で、加算回路２０の回路構成が簡単になるという利点を
有している。
４，２５がオフ状態となり、差動増幅回路２１により、
両ＦＧ１３ａ，１３ｂのイメージ電荷の差が求められ、
該差動増幅回路２１の出力端子から出力電圧Ｖout が出
力される。この出力電圧Ｖou t は、次式（１）で表わせ
る。 電荷検出期間経過後のリセット期間になると、リセット
用スイッチ２４，２５がオン状態となり、差動増幅回路
２１がボルテージフォロワ回路として動作し、該差動増
幅回路２１の利得Ａが０ｄＢになる。この種のトランス
バーサルフィルタでは、電極長の差ｈによって重み係数
ｈkが決定されるため、小さな重み係数ｈk も精度良く
得られる。しかも、差動増幅回路２１でイメージ電荷の
差を求めることによって出力電圧Ｖout が得られるの
で、加算回路２０の回路構成が簡単になるという利点を
有している。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
トランスバーサルフィルタ用増幅器２０ａでは、次のよ
うな課題があった。図４は、図３のトランスバーサルフ
ィルタの電荷検出期間Ｔａ及びリセット期間Ｔｂを示す
図である。また、図５は図３の周波数−利得特性図であ
る。従来のトランスバーサルフィルタでは、図４及び図
５に示すように、電荷検出期間Ｔａの経過後、リセット
期間Ｔｂになると、リセット用スイッチ２４，２５をオ
ン状態にして差動増幅回路２１の利得Ａを０ｄＢにす
る。利得Ａを０ｄＢにした場合、そのときの周波数ｆ２
が高いため、リンギング（ピーキング）Ｐが生じる。そ
のため、周波数帯域内の群遅延時間が長くなり、リセッ
ト期間Ｔｂの経過後の電荷検出動作を速くできないとい
う問題がある。
トランスバーサルフィルタ用増幅器２０ａでは、次のよ
うな課題があった。図４は、図３のトランスバーサルフ
ィルタの電荷検出期間Ｔａ及びリセット期間Ｔｂを示す
図である。また、図５は図３の周波数−利得特性図であ
る。従来のトランスバーサルフィルタでは、図４及び図
５に示すように、電荷検出期間Ｔａの経過後、リセット
期間Ｔｂになると、リセット用スイッチ２４，２５をオ
ン状態にして差動増幅回路２１の利得Ａを０ｄＢにす
る。利得Ａを０ｄＢにした場合、そのときの周波数ｆ２
が高いため、リンギング（ピーキング）Ｐが生じる。そ
のため、周波数帯域内の群遅延時間が長くなり、リセッ
ト期間Ｔｂの経過後の電荷検出動作を速くできないとい
う問題がある。
【０００８】また、リセット期間Ｔｂと次の電荷検出期
間Ｔａとの間で、ＦＧ１３の電圧が不安定となり、周波
数ｆの特性がずれる。そのため、高精度な信号検出がで
きないという問題がある。本発明は、前記従来技術が持
っていた課題として、リンギングＰが生じるために、リ
セット後の電荷検出動作を速くできないという点と、高
精度な信号検出ができないという点について解決したト
ランスバーサルフィルタ用増幅器を提供するものであ
る。
間Ｔａとの間で、ＦＧ１３の電圧が不安定となり、周波
数ｆの特性がずれる。そのため、高精度な信号検出がで
きないという問題がある。本発明は、前記従来技術が持
っていた課題として、リンギングＰが生じるために、リ
セット後の電荷検出動作を速くできないという点と、高
精度な信号検出ができないという点について解決したト
ランスバーサルフィルタ用増幅器を提供するものであ
る。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数段の信号電荷転送用転送電極間に配
置された分割構造の複数段のＦＧに誘起されるイメージ
電荷の差を増幅して重み付けされた信号を出力する差動
増幅段と、電荷検出後のリセット時に前記差動増幅段の
利得を０ｄＢにするリセット手段とを、備えたトランス
バーサルフィルタ用増幅器において、位相補償手段を設
けている。この位相補償手段は、リセット時にのみオン
状態となるスイッチを介して位相補償用容量を前記差動
増幅段の出力側に接続する構成になっている。
決するために、複数段の信号電荷転送用転送電極間に配
置された分割構造の複数段のＦＧに誘起されるイメージ
電荷の差を増幅して重み付けされた信号を出力する差動
増幅段と、電荷検出後のリセット時に前記差動増幅段の
利得を０ｄＢにするリセット手段とを、備えたトランス
バーサルフィルタ用増幅器において、位相補償手段を設
けている。この位相補償手段は、リセット時にのみオン
状態となるスイッチを介して位相補償用容量を前記差動
増幅段の出力側に接続する構成になっている。
【００１０】
【作用】本発明によれば、以上のようにトランスバーサ
ルフィルタ用増幅器を構成したので、電荷検出期間では
ＦＧに誘起されるイメージ電荷の差が差動増幅段で増幅
される。リセット期間では、リセット手段によって差動
増幅段の利得が０ｄＢに設定される。このとき、位相補
償手段内のスイッチがオン状態となって位相補償用容量
が差動増幅段の出力側に接続される。そのため、利得が
０ｄＢのときの最大周波数が下がり、該リセット時のリ
ンギングがなくなる。
ルフィルタ用増幅器を構成したので、電荷検出期間では
ＦＧに誘起されるイメージ電荷の差が差動増幅段で増幅
される。リセット期間では、リセット手段によって差動
増幅段の利得が０ｄＢに設定される。このとき、位相補
償手段内のスイッチがオン状態となって位相補償用容量
が差動増幅段の出力側に接続される。そのため、利得が
０ｄＢのときの最大周波数が下がり、該リセット時のリ
ンギングがなくなる。
【００１１】
【実施例】図１は、本発明の実施例を示すトランスバー
サルフィルタ用増幅器の構成図であり、従来の図２及び
図３中の要素と共通の要素には共通の符号が付されてい
る。この増幅器は、従来の図３に示す増幅器２０ａに代
えて検出ライン１４，１５に接続される回路であり、差
動増幅回路３０と、スイッチ４１，４２，４３，４４等
で構成されるリセット手段と、該差動増幅回路３０の出
力の位相補償を行う容量６１と、リセット時にのみオン
状態となる位相補償手段６２とを、備えている。即ち、
検出ライン１４には、スイッチ４１を介して直流のバイ
アス電圧Ｖb （例えば、２．５Ｖ）が印加されると共
に、容量５２を介して差動増幅回路３０の−側入力端子
が接続されている。また、検出ライン１４は、容量５１
を介して差動増幅回路３０の出力端子に接続されると共
に、直列接続された該容量５１及びスイッチ４３を介し
て該差動増幅回路３０の−側入力端子に接続されてい
る。
サルフィルタ用増幅器の構成図であり、従来の図２及び
図３中の要素と共通の要素には共通の符号が付されてい
る。この増幅器は、従来の図３に示す増幅器２０ａに代
えて検出ライン１４，１５に接続される回路であり、差
動増幅回路３０と、スイッチ４１，４２，４３，４４等
で構成されるリセット手段と、該差動増幅回路３０の出
力の位相補償を行う容量６１と、リセット時にのみオン
状態となる位相補償手段６２とを、備えている。即ち、
検出ライン１４には、スイッチ４１を介して直流のバイ
アス電圧Ｖb （例えば、２．５Ｖ）が印加されると共
に、容量５２を介して差動増幅回路３０の−側入力端子
が接続されている。また、検出ライン１４は、容量５１
を介して差動増幅回路３０の出力端子に接続されると共
に、直列接続された該容量５１及びスイッチ４３を介し
て該差動増幅回路３０の−側入力端子に接続されてい
る。
【００１２】検出ライン１５には、スイッチ４２を介し
てバイアス電圧Ｖb が印加されると共に、容量５４を介
して差動増幅回路３０の＋側入力端子が接続されてい
る。また、検出ライン１５には、容量５３を介して直流
のバイアス電圧ＶＬＡ（例えば、２．５Ｖ）が印加され
ると共に、直列接続された該容量５３及びスイッチ４４
を介して差動増幅回路３０の＋側入力端子が接続されて
いる。差動増幅回路３０の出力側と接地電位Ｖssとの間
には、出力の位相補償用容量６１が接続されると共に、
リセット時にのみオン状態となる位相補償手段６２が接
続されている。位相補償手段６２は、リセット時にのみ
オン状態となるスイッチ６２ａと位相補償用容量６２ｂ
との直列回路で構成されている。
てバイアス電圧Ｖb が印加されると共に、容量５４を介
して差動増幅回路３０の＋側入力端子が接続されてい
る。また、検出ライン１５には、容量５３を介して直流
のバイアス電圧ＶＬＡ（例えば、２．５Ｖ）が印加され
ると共に、直列接続された該容量５３及びスイッチ４４
を介して差動増幅回路３０の＋側入力端子が接続されて
いる。差動増幅回路３０の出力側と接地電位Ｖssとの間
には、出力の位相補償用容量６１が接続されると共に、
リセット時にのみオン状態となる位相補償手段６２が接
続されている。位相補償手段６２は、リセット時にのみ
オン状態となるスイッチ６２ａと位相補償用容量６２ｂ
との直列回路で構成されている。
【００１３】図６は、図１に示す増幅器の構成例を示す
回路図である。この増幅器では、各スイッチ４１，４
２，４３，４４，６２ａが、ＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳという）及びＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳという）が並列接続された
アナログスイッチで構成されている。これらのアナログ
スイッチは、リセット信号ＲＳの“Ｈ”レベル及び反転
リセット信号ＲＳ／の“Ｌ”レベルでオン状態、リセッ
ト信号ＲＳの“Ｌ”レベル及び反転リセット信号ＲＳ／
の“Ｈ”レベルでオフ状態となる。また、差動増幅回路
３０は、差動増幅段と出力段とで構成されている。
回路図である。この増幅器では、各スイッチ４１，４
２，４３，４４，６２ａが、ＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳという）及びＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳという）が並列接続された
アナログスイッチで構成されている。これらのアナログ
スイッチは、リセット信号ＲＳの“Ｈ”レベル及び反転
リセット信号ＲＳ／の“Ｌ”レベルでオン状態、リセッ
ト信号ＲＳの“Ｌ”レベル及び反転リセット信号ＲＳ／
の“Ｈ”レベルでオフ状態となる。また、差動増幅回路
３０は、差動増幅段と出力段とで構成されている。
【００１４】差動増幅段は、＋側入力端子の電圧によっ
てオン，オフ動作する入力用ＮＭＯＳ３１と、−側入力
端子の電圧によってオン，オフ動作する入力用ＮＭＯＳ
３２と、該ＮＭＯＳ３１，３２と電源電圧Ｖccとの間に
接続されたＰＭＯＳ３３，３４からなるカレントミラー
回路と、該ＮＭＯＳ３１，３２と接地電位Ｖssとの間に
接続されゲートに直流のバイアス電圧ＶＧＳ（例えば、
１．１Ｖ）が印加される電流源用ＮＭＯＳ３５とで、構
成されている。出力段は、電源電圧Ｖccと出力電圧Ｖ
out との間に接続され差動増幅段の出力でオン，オフ動
作する出力用ＮＭＯＳ３６と、出力端子Ｖout と接地電
位Ｖssとの間に接続されゲートにバイアス電圧ＶＧＳが
印加される電流源用ＮＭＯＳ３７とで、構成されてい
る。図７は図６の電荷検出期間Ｔａ及びリセット期間Ｔ
ｂの動作波形図、及び図８は図６の周波数−利得特性図
であり、これらの図を参照しつつ、図１及び図６の動作
を説明する。
てオン，オフ動作する入力用ＮＭＯＳ３１と、−側入力
端子の電圧によってオン，オフ動作する入力用ＮＭＯＳ
３２と、該ＮＭＯＳ３１，３２と電源電圧Ｖccとの間に
接続されたＰＭＯＳ３３，３４からなるカレントミラー
回路と、該ＮＭＯＳ３１，３２と接地電位Ｖssとの間に
接続されゲートに直流のバイアス電圧ＶＧＳ（例えば、
１．１Ｖ）が印加される電流源用ＮＭＯＳ３５とで、構
成されている。出力段は、電源電圧Ｖccと出力電圧Ｖ
out との間に接続され差動増幅段の出力でオン，オフ動
作する出力用ＮＭＯＳ３６と、出力端子Ｖout と接地電
位Ｖssとの間に接続されゲートにバイアス電圧ＶＧＳが
印加される電流源用ＮＭＯＳ３７とで、構成されてい
る。図７は図６の電荷検出期間Ｔａ及びリセット期間Ｔ
ｂの動作波形図、及び図８は図６の周波数−利得特性図
であり、これらの図を参照しつつ、図１及び図６の動作
を説明する。
【００１５】先ず、図７の電荷検出期間Ｔａでは、図６
のリセット信号ＲＳが“Ｌ”レベル及び反転リセット信
号ＲＳ／が“Ｈ”レベルとなり、スイッチ４１，４２，
４３，４４，６２ａがオフ状態となる。従来と同様に、
図３の信号電荷Ｑs によって各段のＦＧ１３ａ，１３ｂ
にイメージ電荷が誘起され、それが検出ライン１４，１
５を通して図１及び図６の増幅器へ送られる。図１及び
図６の増幅器内では、検出ライン１４，１５からのイメ
ージ電荷が容量５２，５４を介して差動増幅回路３０内
の入力用ＮＭＯＳ３１，３２に入力される。すると、入
力されるイメージ電荷の差に応じて入力用ＮＭＯＳ３
１，３２が相補的にオン，オフ動作し、その差が増幅さ
れて出力用ＭＯＳ３６がオン，オフ動作し、該出力用Ｎ
ＭＯＳ３６から出力電圧Ｖout が出力される。
のリセット信号ＲＳが“Ｌ”レベル及び反転リセット信
号ＲＳ／が“Ｈ”レベルとなり、スイッチ４１，４２，
４３，４４，６２ａがオフ状態となる。従来と同様に、
図３の信号電荷Ｑs によって各段のＦＧ１３ａ，１３ｂ
にイメージ電荷が誘起され、それが検出ライン１４，１
５を通して図１及び図６の増幅器へ送られる。図１及び
図６の増幅器内では、検出ライン１４，１５からのイメ
ージ電荷が容量５２，５４を介して差動増幅回路３０内
の入力用ＮＭＯＳ３１，３２に入力される。すると、入
力されるイメージ電荷の差に応じて入力用ＮＭＯＳ３
１，３２が相補的にオン，オフ動作し、その差が増幅さ
れて出力用ＭＯＳ３６がオン，オフ動作し、該出力用Ｎ
ＭＯＳ３６から出力電圧Ｖout が出力される。
【００１６】次に、図６のリセット信号ＲＳが“Ｈ”レ
ベル及び反転リセット信号ＲＳ／が“Ｌ”レベルとな
り、スイッチ４１，４２，４３，４４，６２ａがオン状
態となり、図７のリセット期間Ｔｂになる。このリセッ
ト期間Ｔｂでは、スイッチ４１，４２，４３，４４がオ
ン状態となるため、差動増幅回路３０がボルテージフォ
ロワ回路として動作し、その利得Ａが０ｄＢになる。利
得Ａが０ｄＢの場合、従来の回路では、図５に示すよう
に周波数ｆ２が高いため、リンギングＰが生じる。これ
を解消するため、本実施例では位相補償手段６２が設け
られているので、その中の容量６２ｂが差動増幅段の出
力側に接続され、位相補償用の容量値が増加し、図８に
示すように周波数ｆ２が周波数ｆ２a へ下がる。
ベル及び反転リセット信号ＲＳ／が“Ｌ”レベルとな
り、スイッチ４１，４２，４３，４４，６２ａがオン状
態となり、図７のリセット期間Ｔｂになる。このリセッ
ト期間Ｔｂでは、スイッチ４１，４２，４３，４４がオ
ン状態となるため、差動増幅回路３０がボルテージフォ
ロワ回路として動作し、その利得Ａが０ｄＢになる。利
得Ａが０ｄＢの場合、従来の回路では、図５に示すよう
に周波数ｆ２が高いため、リンギングＰが生じる。これ
を解消するため、本実施例では位相補償手段６２が設け
られているので、その中の容量６２ｂが差動増幅段の出
力側に接続され、位相補償用の容量値が増加し、図８に
示すように周波数ｆ２が周波数ｆ２a へ下がる。
【００１７】その結果、図７に示すように、リセット時
におけるリンギングＰがなくなる。従って、周波数帯域
内の群遅延時間が短くなり、リセット期間Ｔｂ経過後の
電荷検出期間Ｔａにおける電荷検出動作を速くできる。
さらに、リセット期間Ｔｂとそれに続く電荷検出期間Ｔ
ａとの間におけるＦＧ１３の電圧が安定し、従来のよう
に周波数特性がずれないので、高精度な信号検出ができ
る。
におけるリンギングＰがなくなる。従って、周波数帯域
内の群遅延時間が短くなり、リセット期間Ｔｂ経過後の
電荷検出期間Ｔａにおける電荷検出動作を速くできる。
さらに、リセット期間Ｔｂとそれに続く電荷検出期間Ｔ
ａとの間におけるＦＧ１３の電圧が安定し、従来のよう
に周波数特性がずれないので、高精度な信号検出ができ
る。
【００１８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図６の増幅器を、他のトランジスタ構
成にしてもよい。また、上記実施例では固定の位相補償
用容量６１とリセット時のみ接続される位相補償用容量
６２ｂとを設けているが、それらの容量や数を任意の数
にしたり、あるいは容量６１を省略して位相補償手段６
２のみで位相補償をするようにしてもよい。 （ｂ） 図１及び図６の増幅器が接続される電極構造
は、図３以外の他の構成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図６の増幅器を、他のトランジスタ構
成にしてもよい。また、上記実施例では固定の位相補償
用容量６１とリセット時のみ接続される位相補償用容量
６２ｂとを設けているが、それらの容量や数を任意の数
にしたり、あるいは容量６１を省略して位相補償手段６
２のみで位相補償をするようにしてもよい。 （ｂ） 図１及び図６の増幅器が接続される電極構造
は、図３以外の他の構成に変更してもよい。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、位相補償手段を設けたので、リセット時にのみ位
相補償用容量が差動増幅段の出力側に接続され、該リセ
ット時における増幅器の利得０の場合において、該位相
補償用容量によって位相補償が行われ、周波数が下がっ
て従来のようなリンギングを防止できる。そのため、周
波数帯域内の群遅延時間が短くなり、リセット後の電荷
検出動作を速くできる。しかも、リセット期間とその後
の電荷検出期間との間でＦＧの電圧が安定し、周波数特
性がずれることなく、高精度な信号検出ができる。
れば、位相補償手段を設けたので、リセット時にのみ位
相補償用容量が差動増幅段の出力側に接続され、該リセ
ット時における増幅器の利得０の場合において、該位相
補償用容量によって位相補償が行われ、周波数が下がっ
て従来のようなリンギングを防止できる。そのため、周
波数帯域内の群遅延時間が短くなり、リセット後の電荷
検出動作を速くできる。しかも、リセット期間とその後
の電荷検出期間との間でＦＧの電圧が安定し、周波数特
性がずれることなく、高精度な信号検出ができる。
【図１】本発明の実施例を示す増幅器の構成図である。
【図２】従来のトランスバーサルフィルタの構成ブロッ
ク図である。
ク図である。
【図３】図２に示すトランスバーサルフィルタの概略の
回路図である。
回路図である。
【図４】図３に示す増幅器の電荷検出期間及びリセット
期間の動作波形図である。
期間の動作波形図である。
【図５】図３に示す増幅器の周波数−利得特性図であ
る。
る。
【図６】図１に示す増幅器の構成例を示す回路図であ
る。
る。
【図７】図６に示す増幅器の電荷検出期間及びリセット
期間の動作波形図である。
期間の動作波形図である。
【図８】図６に示す増幅器の周波数−利得特性図であ
る。
る。
１１，１２ 転送電極 １３，１３ａ，１３ｂ フローティ
ングゲート（ＦＧ） １４，１５ 検出ライン ２０ 加算回路 ３０ 差動増幅回
路 ５２，５４，６１，６２ｂ 容量 ４１，４２，４３，４４，６２ａ スイッチ ６２ 位相補償手
段
ングゲート（ＦＧ） １４，１５ 検出ライン ２０ 加算回路 ３０ 差動増幅回
路 ５２，５４，６１，６２ｂ 容量 ４１，４２，４３，４４，６２ａ スイッチ ６２ 位相補償手
段
Claims (1)
- 【請求項１】 複数段の信号電荷転送用転送電極間に配
置された分割構造の複数段のフローティングゲートに誘
起されるイメージ電荷の差を増幅して重み付けされた信
号を出力する差動増幅段と、 電荷検出後のリセット時に前記差動増幅段の利得を０ｄ
Ｂにするリセット手段とを、備えたトランスバーサルフ
ィルタ用増幅器において、 前記リセット時にのみオン状態となるスイッチを介して
位相補償用容量を前記差動増幅段の出力側に接続する構
成の位相補償手段を、 設けたことを特徴とするトランスバーサルフィルタ用増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP392293A JP2898160B2 (ja) | 1993-01-13 | 1993-01-13 | トランスバーサルフィルタ用増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP392293A JP2898160B2 (ja) | 1993-01-13 | 1993-01-13 | トランスバーサルフィルタ用増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216672A true JPH06216672A (ja) | 1994-08-05 |
| JP2898160B2 JP2898160B2 (ja) | 1999-05-31 |
Family
ID=11570642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP392293A Expired - Lifetime JP2898160B2 (ja) | 1993-01-13 | 1993-01-13 | トランスバーサルフィルタ用増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898160B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10342476B4 (de) * | 2002-12-20 | 2008-04-30 | Hewlett-Packard Development Co., L.P., Houston | Verfahren und Vorrichtung zum Messen von Zusammenbau- und Ausrichtungs-Fehlern in Sensoranordnungen |
-
1993
- 1993-01-13 JP JP392293A patent/JP2898160B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10342476B4 (de) * | 2002-12-20 | 2008-04-30 | Hewlett-Packard Development Co., L.P., Houston | Verfahren und Vorrichtung zum Messen von Zusammenbau- und Ausrichtungs-Fehlern in Sensoranordnungen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2898160B2 (ja) | 1999-05-31 |
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