JPH06216276A - 半導体装置 - Google Patents
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- JPH06216276A JPH06216276A JP5315118A JP31511893A JPH06216276A JP H06216276 A JPH06216276 A JP H06216276A JP 5315118 A JP5315118 A JP 5315118A JP 31511893 A JP31511893 A JP 31511893A JP H06216276 A JPH06216276 A JP H06216276A
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- H01L2924/151—Die mounting substrate
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 安定した品質の鋼線を少ない労働力で生産す
ることのできる伸線方法を提供する。 【構成】 メカニカルデスケーリングした後、表面の凹
凸を均一化してボラックス皮膜を付着させた線材を伸線
ダイス１３により伸線するにあたり、伸線時の鋼線の振
動をピンチローラー１２で抑えることによりダイスの振
動を安定化させ、この振動状態を圧電素子１４で検出す
ることにより潤滑状態を検出し、伸線状態を安定化させ
る。
ることのできる伸線方法を提供する。 【構成】 メカニカルデスケーリングした後、表面の凹
凸を均一化してボラックス皮膜を付着させた線材を伸線
ダイス１３により伸線するにあたり、伸線時の鋼線の振
動をピンチローラー１２で抑えることによりダイスの振
動を安定化させ、この振動状態を圧電素子１４で検出す
ることにより潤滑状態を検出し、伸線状態を安定化させ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
制限された空間内で高密度メモリ容量の実装が達成でき
る多重実装の可能なパッケージに関する。
制限された空間内で高密度メモリ容量の実装が達成でき
る多重実装の可能なパッケージに関する。
【０００２】
【従来の技術】最近、電子機器が小型、スリム化され、
高性能多機能化のために制限された空間内に高容量のメ
モリ装置が効率的に実装できる方法が要求されており、
前記方法は高性能と多機能化を実現する核心となってい
る。例えば、半導体メモリカードにメモリ装置を実装す
る場合、平面実装だけでは実装密度の増加を図るのに限
界があり、このような問題を解決するために制限された
空間に複数個のメモリ装置を立体的に実装できるパッケ
ージが提案されている。
高性能多機能化のために制限された空間内に高容量のメ
モリ装置が効率的に実装できる方法が要求されており、
前記方法は高性能と多機能化を実現する核心となってい
る。例えば、半導体メモリカードにメモリ装置を実装す
る場合、平面実装だけでは実装密度の増加を図るのに限
界があり、このような問題を解決するために制限された
空間に複数個のメモリ装置を立体的に実装できるパッケ
ージが提案されている。
【０００３】従来のパッケージとして参照文献(Electro
nic Packaging ＆ Production,pp.25 −26, 1992年 5
月) に開示されているモトローラ（ Motorola ）社の
“ＯＭＰＡＣ（Overmolded Pad Array Carrier）”を図
１及び図２に示した。先ず、図１は従来のモトローラ社
のＯＭＰＡＣパッケージ及びその部分拡大断面を示して
いる。
nic Packaging ＆ Production,pp.25 −26, 1992年 5
月) に開示されているモトローラ（ Motorola ）社の
“ＯＭＰＡＣ（Overmolded Pad Array Carrier）”を図
１及び図２に示した。先ず、図１は従来のモトローラ社
のＯＭＰＡＣパッケージ及びその部分拡大断面を示して
いる。
【０００４】図１を参照してみれば、ＯＭＰＡＣパッケ
ージは半導体チップ１４の電極端子とＢＴ樹脂基板１１
上の表面金属１２の間を金属細線１５でソルダーレジス
ト１３でオープンされた部分にワイヤーボンディングす
ることにより形成される。又、ＢＴ樹脂基板１１に形成
されているスルーホール１７を通じて表面金属１２と電
気的に接触されているソルダーバンプ用パッドに複数の
バンプ１８が形成されており、半導体チップ１４及びワ
イヤーボンディング部分はエポキシ樹脂又はモールドコ
ンパウンド１６でモールディングされている。
ージは半導体チップ１４の電極端子とＢＴ樹脂基板１１
上の表面金属１２の間を金属細線１５でソルダーレジス
ト１３でオープンされた部分にワイヤーボンディングす
ることにより形成される。又、ＢＴ樹脂基板１１に形成
されているスルーホール１７を通じて表面金属１２と電
気的に接触されているソルダーバンプ用パッドに複数の
バンプ１８が形成されており、半導体チップ１４及びワ
イヤーボンディング部分はエポキシ樹脂又はモールドコ
ンパウンド１６でモールディングされている。
【０００５】次いで、図２は前記従来のモトローラ社の
ＯＭＰＡＣパッケージとパッケージを実装するための主
基板との実装形状を示している。図２を参照してみれ
ば、主基板２０上にはソルダーバンプ１８をランディン
グするために、ソルダーバンプ１８に対応する適切なラ
ンドパターン２１が形成されている。又、ＯＭＰＡＣパ
ッケージ実装は前記ＯＭＰＡＣパッケージを前記ランド
パターン２１の形成されている主基板２０上に載せ、ソ
ルダリングを通じて主基板上のランドパターン２１と前
記パッケージのソルダーバンプ１８を接続することによ
り主基板２０にパッケージの装着が成される。しかしな
がら、前述したパッケージ実装方法では単位面積当たり
一つのパッケージしか実装できないので電子機器の高性
能及び多機能化の達成に問題点がある。
ＯＭＰＡＣパッケージとパッケージを実装するための主
基板との実装形状を示している。図２を参照してみれ
ば、主基板２０上にはソルダーバンプ１８をランディン
グするために、ソルダーバンプ１８に対応する適切なラ
ンドパターン２１が形成されている。又、ＯＭＰＡＣパ
ッケージ実装は前記ＯＭＰＡＣパッケージを前記ランド
パターン２１の形成されている主基板２０上に載せ、ソ
ルダリングを通じて主基板上のランドパターン２１と前
記パッケージのソルダーバンプ１８を接続することによ
り主基板２０にパッケージの装着が成される。しかしな
がら、前述したパッケージ実装方法では単位面積当たり
一つのパッケージしか実装できないので電子機器の高性
能及び多機能化の達成に問題点がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は従来の
パッケージの問題点を解決するためにパッケージの前後
両面に電極端子を具備し複数のソルダーバンプとランド
パターンを使用し垂直方向へ他の一つのパッケージの上
に実装できるパッケージを提供することである。
パッケージの問題点を解決するためにパッケージの前後
両面に電極端子を具備し複数のソルダーバンプとランド
パターンを使用し垂直方向へ他の一つのパッケージの上
に実装できるパッケージを提供することである。
【０００７】
【課題を達成するための手段】前記目的を達成するため
に本発明の半導体装置は上面にＵ字形の構造の内部空間
を有し左右の側に垂直でスルーホールを有する印刷回路
基板と、前記Ｕ字形の空間に搭載された半導体チップ
と、前記Ｕ字形の空間を除いた前記基板の上面に形成さ
れ金属細線で前記半導体チップの電極とワイヤ−ボンデ
ィングされているリード部と、前記リード部上に形成さ
れ上部に複数のランドパターンを有するランドパターン
層と、前記半導体チップとワイヤボンディング部分上に
樹脂が充填され前記ランドパターン層の高さと等しく形
成された樹脂層と、前記印刷回路基板の下面に形成さ
れ、前記印刷回路基板に形成されたスルーホールを通じ
て電気的に前記複数のランドパターンと連結される複数
のソルダーバンプ等を具備することを特徴とする。
に本発明の半導体装置は上面にＵ字形の構造の内部空間
を有し左右の側に垂直でスルーホールを有する印刷回路
基板と、前記Ｕ字形の空間に搭載された半導体チップ
と、前記Ｕ字形の空間を除いた前記基板の上面に形成さ
れ金属細線で前記半導体チップの電極とワイヤ−ボンデ
ィングされているリード部と、前記リード部上に形成さ
れ上部に複数のランドパターンを有するランドパターン
層と、前記半導体チップとワイヤボンディング部分上に
樹脂が充填され前記ランドパターン層の高さと等しく形
成された樹脂層と、前記印刷回路基板の下面に形成さ
れ、前記印刷回路基板に形成されたスルーホールを通じ
て電気的に前記複数のランドパターンと連結される複数
のソルダーバンプ等を具備することを特徴とする。
【０００８】又、本発明の半導体装置は上面にＵ字形の
内部空間を有し左右の側に垂直でスルーホールを有する
印刷回路基板と、前記Ｕ字形の空間に搭載された半導体
チップと、前記Ｕ字形の空間を除いた前記基板の上面に
形成され金属細線で半導体チップの電極とワイヤーボン
ディングされているリード部と、前記リード部上に形成
され上部に複数のランドパターンを有するランドパター
ン層と、前記半導体チップとワイヤボンディング部分上
に樹脂が充填され前記ランドパターン層の高さと等しく
形成された樹脂層と、前記印刷回路基板の下面に形成さ
れ、前記印刷回路基板に形成されたスルーホールを通じ
て電気的に前記複数のランドパターンと連結されるソル
ダーバンプ等を具備しながら、前記ソルダーバンプと前
記ランドパターンを媒介として垂直方向へ一つ以上の半
導体パッケージを他のパッケージの上に実装できること
を特徴とする。
内部空間を有し左右の側に垂直でスルーホールを有する
印刷回路基板と、前記Ｕ字形の空間に搭載された半導体
チップと、前記Ｕ字形の空間を除いた前記基板の上面に
形成され金属細線で半導体チップの電極とワイヤーボン
ディングされているリード部と、前記リード部上に形成
され上部に複数のランドパターンを有するランドパター
ン層と、前記半導体チップとワイヤボンディング部分上
に樹脂が充填され前記ランドパターン層の高さと等しく
形成された樹脂層と、前記印刷回路基板の下面に形成さ
れ、前記印刷回路基板に形成されたスルーホールを通じ
て電気的に前記複数のランドパターンと連結されるソル
ダーバンプ等を具備しながら、前記ソルダーバンプと前
記ランドパターンを媒介として垂直方向へ一つ以上の半
導体パッケージを他のパッケージの上に実装できること
を特徴とする。
【０００９】前記のＵ字形空間１ａの形成法としては、
１枚の印刷基板の上面を削って穴にしてもよいが、量産
性を考えると、印刷基板を上板、下板の２枚に分け、空
間１ａに相当する貫通孔を上板に打抜き、この孔明き上
板と下板を接合積層する方法が便利である。この積層法
を用いる場合には印刷基板を（１）上板打抜き、（２）
上下板積層、（３）スルーホール形成、（４）ランドパ
ターンとスルーホール内導電部形成の順序で作成するこ
とが望ましい。
１枚の印刷基板の上面を削って穴にしてもよいが、量産
性を考えると、印刷基板を上板、下板の２枚に分け、空
間１ａに相当する貫通孔を上板に打抜き、この孔明き上
板と下板を接合積層する方法が便利である。この積層法
を用いる場合には印刷基板を（１）上板打抜き、（２）
上下板積層、（３）スルーホール形成、（４）ランドパ
ターンとスルーホール内導電部形成の順序で作成するこ
とが望ましい。
【００１０】本発明において、前記ソルダーバンプの形
成されたパッケージを他のパッケージ上に実装する時前
記ソルダーバンプと接続するランドパターンのオープン
サイズはソルダーバンプの大きさより些か小さくし機械
的に安定したアラインメント構造を持たせることが望ま
しい。又、前記半導体チップと金属細線を通じて連結さ
れる印刷回路基板のリード部は銅を基本とし、その表面
に順にニッケルや金でプレーティングして使用するのが
好ましい。
成されたパッケージを他のパッケージ上に実装する時前
記ソルダーバンプと接続するランドパターンのオープン
サイズはソルダーバンプの大きさより些か小さくし機械
的に安定したアラインメント構造を持たせることが望ま
しい。又、前記半導体チップと金属細線を通じて連結さ
れる印刷回路基板のリード部は銅を基本とし、その表面
に順にニッケルや金でプレーティングして使用するのが
好ましい。
【００１１】
【作用】制限された空間内により多くの高容量のメモリ
が実装できるので、電子及び電気機器の小型化と同時に
高性能、多機能化に非常に有利である。
が実装できるので、電子及び電気機器の小型化と同時に
高性能、多機能化に非常に有利である。
【００１２】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明の半導体パッケージの形を示し
た断面図である。図３を参照してみれば、半導体パッケ
ージは印刷回路基板１ｄに半導体チップ１ｋの搭載され
る部分に約１００〜３００μｍ位の範囲内で適正の深さ
を有するように内部空間１ａが形成されている。内部空
間１ａ周辺の印刷回路基板１ｄ上面には、リード部１
ｂ、ランドパターン層１ｎとランドパターン１ｃが順次
積層されていて、リード部１ｂと半導体チップ１ｋ上の
電極端子は金属細線１ｇにより接続されている。又、前
記半導体チップ１ｋとワイヤーボンディング部を保護す
る保護層として使用される樹脂層１ｈが備えられてい
る。
説明する。図３は本発明の半導体パッケージの形を示し
た断面図である。図３を参照してみれば、半導体パッケ
ージは印刷回路基板１ｄに半導体チップ１ｋの搭載され
る部分に約１００〜３００μｍ位の範囲内で適正の深さ
を有するように内部空間１ａが形成されている。内部空
間１ａ周辺の印刷回路基板１ｄ上面には、リード部１
ｂ、ランドパターン層１ｎとランドパターン１ｃが順次
積層されていて、リード部１ｂと半導体チップ１ｋ上の
電極端子は金属細線１ｇにより接続されている。又、前
記半導体チップ１ｋとワイヤーボンディング部を保護す
る保護層として使用される樹脂層１ｈが備えられてい
る。
【００１３】前記ランドパターン層１ｎは前記樹脂層１
ｈを形成する液化レジンで前記半導体チップ１ｋとワイ
ヤーボンディング部を被せようとする時に、前記液化レ
ジンが外部に流れないようにする防御層として使用され
前記ランドパターン１ｃとレジンの表面がほぼ水平面と
なる。前記金属細線１ｇと接続される印刷回路基板のリ
ード部１ｂの断面を図９に示した。ここで、図９を参照
してリード部の形成段階をみれば、印刷回路基板７ｄ上
に形成される前記リード部は１８〜３５μｍ位の厚さの
銅フォイルの上に５〜１５μｍ位の厚さで銅７ｃをプレ
ーティングし、その上にニッケル７ｂは２〜８μｍ位、
金７ａは 0.2〜 0.8μｍ位の厚さを有するように順にプ
レーティングされている。
ｈを形成する液化レジンで前記半導体チップ１ｋとワイ
ヤーボンディング部を被せようとする時に、前記液化レ
ジンが外部に流れないようにする防御層として使用され
前記ランドパターン１ｃとレジンの表面がほぼ水平面と
なる。前記金属細線１ｇと接続される印刷回路基板のリ
ード部１ｂの断面を図９に示した。ここで、図９を参照
してリード部の形成段階をみれば、印刷回路基板７ｄ上
に形成される前記リード部は１８〜３５μｍ位の厚さの
銅フォイルの上に５〜１５μｍ位の厚さで銅７ｃをプレ
ーティングし、その上にニッケル７ｂは２〜８μｍ位、
金７ａは 0.2〜 0.8μｍ位の厚さを有するように順にプ
レーティングされている。
【００１４】又、印刷回路基板のリード部１ｂと連結さ
れる印刷回路基板の上下部の平面図が図４及び図５であ
る。図４及び図５に示した通り、前記リード部はランド
パターン２ａ、３ａとスルーホール２ｂで連結されてお
り、前記印刷回路基板の上面のランドパターン２ａは外
径が 0.6ｍｍ〜 0.8ｍｍ、内径は 0.2ｍｍ〜 0.4ｍｍ位
のドーナツ形であり、下面のランドパターン３ａは直径
が 0.3ｍｍ〜 0.6ｍｍ位の円形になるようにするが、上
下面のランドパターン２ａ、３ａの中心を一直線上に位
置させる。この際、前記上下面のランドパターン２ａ、
３ａは搭載される半導体チップの特性により適切な配列
を成すように配置する。印刷回路基板は熱的信頼性が保
障できるようにＢＴレジン、或いは耐熱性のエポキシ樹
脂等の耐熱特性を有する材質のものが良い。
れる印刷回路基板の上下部の平面図が図４及び図５であ
る。図４及び図５に示した通り、前記リード部はランド
パターン２ａ、３ａとスルーホール２ｂで連結されてお
り、前記印刷回路基板の上面のランドパターン２ａは外
径が 0.6ｍｍ〜 0.8ｍｍ、内径は 0.2ｍｍ〜 0.4ｍｍ位
のドーナツ形であり、下面のランドパターン３ａは直径
が 0.3ｍｍ〜 0.6ｍｍ位の円形になるようにするが、上
下面のランドパターン２ａ、３ａの中心を一直線上に位
置させる。この際、前記上下面のランドパターン２ａ、
３ａは搭載される半導体チップの特性により適切な配列
を成すように配置する。印刷回路基板は熱的信頼性が保
障できるようにＢＴレジン、或いは耐熱性のエポキシ樹
脂等の耐熱特性を有する材質のものが良い。
【００１５】前述した材質よりなる単位印刷回路基板４
ａは組立工程で生産効率が高められるように一定の長さ
内に幾つの印刷回路基板を反復して構成するが、図６に
印刷回路基板の配列を示した。図３に示した通り、前記
印刷回路基板に形成された内部空間１ａ内に接着剤１ｅ
を使用し印刷回路基板と半導体チップが接着され前記半
導体チップの電極と印刷回路基板のリード部が金属細線
で連結される。
ａは組立工程で生産効率が高められるように一定の長さ
内に幾つの印刷回路基板を反復して構成するが、図６に
印刷回路基板の配列を示した。図３に示した通り、前記
印刷回路基板に形成された内部空間１ａ内に接着剤１ｅ
を使用し印刷回路基板と半導体チップが接着され前記半
導体チップの電極と印刷回路基板のリード部が金属細線
で連結される。
【００１６】前記半導体チップ１ｋと金属細線１ｇで連
結されたワイヤーボンド部は外部環境から保護するため
に液化レジンにより密封され樹脂層１ｈを形成する。こ
こで、前記液化レジンを利用し前記半導体チップとワイ
ヤーボンドを覆う方法を簡単にみれば、ポッティング領
域（半導体チップ及びワイヤーボンド部；図４の２ｃ）
を液化レジンの分配器（図示せず）でポッティング封入
（encapsulation ）する。この際、分配器から吐き出さ
れる液化レジンの吐き出し量を適切に調節しランドパタ
ーンの形成された基板面と平坦にする。このような過程
を経た後には前記ポッティング封入された液化レジンが
適正な機械的信頼性を持つようにオ−ブン内で硬化させ
る。
結されたワイヤーボンド部は外部環境から保護するため
に液化レジンにより密封され樹脂層１ｈを形成する。こ
こで、前記液化レジンを利用し前記半導体チップとワイ
ヤーボンドを覆う方法を簡単にみれば、ポッティング領
域（半導体チップ及びワイヤーボンド部；図４の２ｃ）
を液化レジンの分配器（図示せず）でポッティング封入
（encapsulation ）する。この際、分配器から吐き出さ
れる液化レジンの吐き出し量を適切に調節しランドパタ
ーンの形成された基板面と平坦にする。このような過程
を経た後には前記ポッティング封入された液化レジンが
適正な機械的信頼性を持つようにオ−ブン内で硬化させ
る。
【００１７】次いで、ノズル直径が 0.3ｍｍ〜 0.4ｍｍ
位となる分配器内にソルダーペーストを充填させ、液化
レジンにより半導体チップ及びワイヤーボンド部が保護
されている反対側の印刷回路基板に前記ソルダーペース
トをその下面のランドパターン上に吐き出させるが、こ
の際前記吐き出し量の変化幅が激しければソルダーバン
プの大きさが変わる原因となるので、最小限の吐き出し
量の変化分布を有するように工程条件を良く調節する必
要があり、吐き出されたソルダーペーストをリフローソ
ルダリングすれば図７に示したようなソルダーバンプ５
ａが形成される。
位となる分配器内にソルダーペーストを充填させ、液化
レジンにより半導体チップ及びワイヤーボンド部が保護
されている反対側の印刷回路基板に前記ソルダーペース
トをその下面のランドパターン上に吐き出させるが、こ
の際前記吐き出し量の変化幅が激しければソルダーバン
プの大きさが変わる原因となるので、最小限の吐き出し
量の変化分布を有するように工程条件を良く調節する必
要があり、吐き出されたソルダーペーストをリフローソ
ルダリングすれば図７に示したようなソルダーバンプ５
ａが形成される。
【００１８】前記のようにソルダーバンプが完成されれ
ば、図６に示したサイドレ−ル部分４ｂとタイバー（ti
e-bars）４ｃを切断し個別パッケージを完成する。前記
完成された個別パッケージはピックアンドプレース（Pi
ck & Place）、又はチップマウント設備を以て図１０に
示したような主基板の所定の位置に多重実装が可能であ
る。この際、図８に示したようにソルダーバンプ６ｂの
形成されたパッケージが組立工程の中、弱い衝撃にも機
械的に安定した接続状態を保つためには下面のランドパ
ターン６ａの大きさより上面のランドパターン６ｃの内
径を些か小さくするのが好ましい。このようにパッケー
ジの実装の完了された主基板はリフローソルダリングを
すれば前記ソルダーバンプが上下面の層間接続の役割を
しパッケージの多重実装が達成される。
ば、図６に示したサイドレ−ル部分４ｂとタイバー（ti
e-bars）４ｃを切断し個別パッケージを完成する。前記
完成された個別パッケージはピックアンドプレース（Pi
ck & Place）、又はチップマウント設備を以て図１０に
示したような主基板の所定の位置に多重実装が可能であ
る。この際、図８に示したようにソルダーバンプ６ｂの
形成されたパッケージが組立工程の中、弱い衝撃にも機
械的に安定した接続状態を保つためには下面のランドパ
ターン６ａの大きさより上面のランドパターン６ｃの内
径を些か小さくするのが好ましい。このようにパッケー
ジの実装の完了された主基板はリフローソルダリングを
すれば前記ソルダーバンプが上下面の層間接続の役割を
しパッケージの多重実装が達成される。
【００１９】半導体メモリカードの場合、４ＭバイトＤ
ＲＡＭ ＴＳＯＰパッケージ２４ピンを使用すれば、記
憶容量を最大１２Ｍバイトまで拡張できるが、前記した
本発明による多重実装パッケージによれば４８ピンのパ
ッケージを実装することにより２４Ｍバイト級の高容量
メモリ製品が実現できる。
ＲＡＭ ＴＳＯＰパッケージ２４ピンを使用すれば、記
憶容量を最大１２Ｍバイトまで拡張できるが、前記した
本発明による多重実装パッケージによれば４８ピンのパ
ッケージを実装することにより２４Ｍバイト級の高容量
メモリ製品が実現できる。
【００２０】
【発明の効果】従って、前述した本発明の半導体パッケ
ージによれば制限された空間内により多くの高容量のメ
モリが実装できるので、電子及び電気機器の小型化と共
に高性能、多機能化に非常に有利な長所がある。一方、
本発明は前記特別に述べられた実施例に限らず、先の請
求項により限定される本発明の技術的思想が及ぶ範囲内
で多くの変形が成され得ることが分かる。
ージによれば制限された空間内により多くの高容量のメ
モリが実装できるので、電子及び電気機器の小型化と共
に高性能、多機能化に非常に有利な長所がある。一方、
本発明は前記特別に述べられた実施例に限らず、先の請
求項により限定される本発明の技術的思想が及ぶ範囲内
で多くの変形が成され得ることが分かる。
【図１】従来のモトローラ社のＯＭＰＡＣパッケージ及
び部分拡大断面図である。
び部分拡大断面図である。
【図２】図１に示したＯＭＰＡＣパッケージとパッケー
ジを実装するための主基板との実装形状を示す図面であ
る。
ジを実装するための主基板との実装形状を示す図面であ
る。
【図３】本発明の半導体パッケージの形を示した断面図
である。
である。
【図４】本発明の半導体パッケージの印刷回路基板の上
部を示した平面図である。
部を示した平面図である。
【図５】本発明の半導体パッケージの印刷回路基板の下
部を示した平面図である。
部を示した平面図である。
【図６】本発明の半導体パッケージの印刷回路基板の配
列を示す図面である。
列を示す図面である。
【図７】本発明の半導体パッケージの断面図である。
【図８】本発明の半導体パッケージを多重重畳実装の
際、ソルダーバンプとランドパターンの接続状態を示し
ている断面図である。
際、ソルダーバンプとランドパターンの接続状態を示し
ている断面図である。
【図９】本発明の半導体パッケージの印刷回路基板のリ
ード部を示した断面図である。
ード部を示した断面図である。
【図１０】本発明の半導体パッケージの多重実装された
形を示した断面図である。
形を示した断面図である。
１ｄ 印刷回路基板 １ｋ 半導体チップ １ｂ リード部 １ｃ ランドパターン １ｎ ランドパターン層 １ｈ 樹脂層 ２０ 主基板 ２１ ランドパターン
Claims (7)
- 【請求項１】 上面にＵ字形の内部空間を有し左右の側
に垂直でスルーホールを有する印刷回路基板と、 前記Ｕ字形の空間に搭載された半導体チップと、 前記Ｕ字形の空間を除いた前記基板の上面に形成され金
属細線で半導体チップの電極とワイヤーボンディングさ
れているリード部と、 前記リード部上に形成され上部に複数のランドパターン
を有するランドパターン層と、 前記半導体チップとワイヤーボンディング部分上に樹脂
が充填され前記ランドパターン層の高さと等しく形成さ
れた樹脂層と、 前記印刷回路基板の下面に形成され、前記印刷回路基板
に形成されたスルーホールを通じて電気的に前記複数の
ランドパターンと連結されるソルダーバンプ等を具備す
ることを特徴とする半導体装置。 - 【請求項２】 前記ソルダーバンプの形成されたパッケ
ージを他のパッケージ上に実装する時前記ソルダーバン
プと接続するランドパターンのオープンサイズはソルダ
ーバンプの大きさより些か小さくし機械的に安定したア
ラインメント構造を持たせることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記半導体チップと金属細線を通じて連
結される印刷回路基板のリード部は銅を基本とし、その
表面にニッケルや金でプレーティングされたことを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記上面のランドパターンは外径が 0.6
ｍｍ〜 0.8ｍｍ、内径は 0.2ｍｍ〜 0.4ｍｍ位のドーナ
ツ形であり、下面のランドパターンは直径が0.3ｍｍ〜
0.6ｍｍ位の円形になるようにするが、上下面のランド
パターンの中心を一直線上に位置させることを特徴とす
る請求項２記載の半導体装置。 - 【請求項５】 前記印刷回路基板は熱的信頼性が保障で
きるようにＢＴレジン或いは耐熱樹脂等を選択的に利用
した耐熱特性を有する材質より形成されたことを特徴と
する請求項１記載の半導体装置。 - 【請求項６】 前記樹脂層は液化レジンで吐き出し量を
調節し、ランドパターンの形成された基板面と平坦に形
成されたことを特徴とする請求項１記載の半導体装置。 - 【請求項７】 上面にＵ字形の内部空間を有し左右の側
に垂直でスルーホールを有する印刷回路基板と、 前記Ｕ字形の空間に搭載された半導体チップと、 前記Ｕ字形の空間を除いた前記基板の上面に形成され金
属細線で半導体チップの電極とワイヤーボンディングさ
れているリード部と、 前記リード部上に形成され上部に複数のランドパターン
を有するランドパターン層と、 前記半導体チップとワイヤーボンディング部分上に樹脂
が充填され前記ランドパターン層の高さと等しく形成さ
れた樹脂層と、 前記印刷回路基板の下面に形成され、前記印刷回路基板
に形成されたスルーホールを通じて電気的に前記複数の
ランドパターンと連結されるソルダーバンプ等を具備し
ながら、前記ソルダーバンプと前記ランドパターンを媒
介として垂直方向へ一つ以上の半導体パッケージを他の
パッケージの上に実装できることを特徴とする半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024362A KR100238197B1 (ko) | 1992-12-15 | 1992-12-15 | 반도체장치 |
| KR1992P24362 | 1992-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216276A true JPH06216276A (ja) | 1994-08-05 |
Family
ID=19345661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315118A Pending JPH06216276A (ja) | 1992-12-15 | 1993-12-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06216276A (ja) |
| KR (1) | KR100238197B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866948A (en) * | 1995-07-18 | 1999-02-02 | Hitachi Cable, Ltd. | Interposer for semiconductor device |
| US6188127B1 (en) | 1995-02-24 | 2001-02-13 | Nec Corporation | Semiconductor packing stack module and method of producing the same |
| EP1137066A3 (en) * | 2000-03-24 | 2004-12-22 | Shinko Electric Industries Co. Ltd. | Semiconductor device and process of production of same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165661A (en) * | 1979-06-12 | 1980-12-24 | Fujitsu Ltd | Semiconductor device |
| JPS63283147A (ja) * | 1987-05-15 | 1988-11-21 | Seiko Keiyo Kogyo Kk | 半導体装置 |
-
1992
- 1992-12-15 KR KR1019920024362A patent/KR100238197B1/ko not_active IP Right Cessation
-
1993
- 1993-12-15 JP JP5315118A patent/JPH06216276A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188127B1 (en) | 1995-02-24 | 2001-02-13 | Nec Corporation | Semiconductor packing stack module and method of producing the same |
| US5866948A (en) * | 1995-07-18 | 1999-02-02 | Hitachi Cable, Ltd. | Interposer for semiconductor device |
| US6031292A (en) * | 1995-07-18 | 2000-02-29 | Hitachi Cable, Ltd. | Semiconductor device, interposer for semiconductor device |
| EP1137066A3 (en) * | 2000-03-24 | 2004-12-22 | Shinko Electric Industries Co. Ltd. | Semiconductor device and process of production of same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100238197B1 (ko) | 2000-01-15 |
| KR940016711A (ko) | 1994-07-23 |
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