JPH06216131A - 単結晶アルミニウムによるバイア・ホールの充填 - Google Patents

単結晶アルミニウムによるバイア・ホールの充填

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JPH06216131A
JPH06216131A JP5001201A JP120193A JPH06216131A JP H06216131 A JPH06216131 A JP H06216131A JP 5001201 A JP5001201 A JP 5001201A JP 120193 A JP120193 A JP 120193A JP H06216131 A JPH06216131 A JP H06216131A
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crystal
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Abstract

(57)【要約】 【目的】 集積回路内部の電極と配線に使用する単結晶
アルミニウム膜の成長を容易にするプロセスを提供す
る。 【構成】 基板１２を清浄化する工程と、前記基板をあ
る温度条件およびある圧力条件に維持して、この間に真
空蒸着法により電気的に中性なアルミニウムを堆積させ
る工程とを含む単結晶アルミニウム膜形成法。絶縁層１
６のバイア・ホール１８を単結晶アルミニウム・コンタ
クト２０が充填するという構造体と、１つ以上の結晶材
料１２、２２でつくられた基板上に単結晶アルミニウム
膜が存在するという構造体と、をつくることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の製造に関し、
詳細には電気接点と接続のために使用する金属の構造の
形成に関する。
【０００２】
【従来の技術】
【発明が解決しようとする課題】多結晶アルミニウム
は、高伝導度、パターン形成の容易性、付着力とボンデ
ィングのよさ、低価格、使いやすさ、堆積の容易さ等の
理由から、集積回路に広く使用されてきた。しかし、多
結晶アルミニウムはエレクトロマイグレーション抵抗
（electromigration resistance ）が弱く、４００℃以
上の温度になるとシリコンと混合する。これらの問題を
解決するため、少量の銅およびシリコが多結晶アルミニ
ウムに添加される。しかし銅が添加されると金属合金を
プラズマエッチングするのに困難となり、シリコンが沈
澱（percipitate）して金属回路（metalpath）の電気抵
抗が増大する。
【０００３】単結晶アルミニウムは高いエレクトロマイ
グレーション抵抗と熱的安定を示すことがよく知られて
いるが、マイクロエレクトロニクス産業では使用されて
きていない。これはおそらく単結晶アルミニウムを成長
させることは全く実用的ではないと考えられてきたから
である。単結晶アルミニウムの成長を容易にするプロセ
スが現れればマイクロエレクトロニクス産業に対する大
きな利点となるであろう。
【０００４】
【課題を解決するための手段】単結晶アルミニウムを基
板の表面に形成する方法が提示されているが、この方法
は基板を清浄化する工程と、基板をある温度および圧力
の条件に維持して、この間に真空蒸着法により電気的に
中性なアルミニウムを堆積させる工程とを含んでいる。
絶縁層の中のバイア・ホール（via holes ）を単結晶ア
ルミニウムで充填するという斬新な構造体が提示されて
いる。１つ以上の結晶材料により構成された基板上に単
結晶アルミニウム膜が存在するという斬新な構造体が提
示されている。
【０００５】
【実施例】優れた特徴である本発明の特質を添付の請求
の範囲の中で説明する。しかしながら、本発明の他の特
徴と利点と同様、添付の図面とともに以下の詳細説明を
参照すれば、本発明自体を最もよく理解できるであろ
う。
【０００６】分子ビームエピタキシイ（ＭＢＥ）室とメ
タライゼーション室とから構成される超高真空システム
の中で、１０．１６センチメートルの直径の基板上に単
結晶アルミニウムが成長する。ウェーハはこれらの室の
間を超高真空搬送システムを介して移送されるが、この
超高真空搬送システムにはサンプルをとり出す２つのロ
ードロック（sample inductory load locks ）が装着さ
れる。ＭＢＥ室とメタライゼーション室との基本圧力
は、それぞれ１×１０-10 ヘクトパスカル以下、１×１
０-9ヘクトパスカル以下であった。Ｓｉ｛１１１｝上に
アルミニウムが成長している間のプロセス圧力は１×１
０-7ヘクトパスカルである。この他のあらゆる基板上に
アルミニウムが成長している間のプロセス圧力は２×１
０-9ヘクトパスカルであった。
【０００７】アルミニウムの堆積に先立ち、（１）Ｓｉ
｛１１１｝ウェーハをＭＢＥ室の中で９５℃で１０分間
焼鈍して、さらに０．０１モノレーヤー／秒（monolaye
r/sec ）の堆積時間に等価なシリコンフラックスにより
もう１０分間焼鈍するか、あるいは（２）Ｓｉ｛１１
１｝ウェーハを希釈した４９％のＨＦ／メタノール
（１：５）で洗い、続けてロードロックに入れる直前に
メタノールで洗浄するか、のいずれかによってシリコン
表面１２を清浄化した。清浄化プロセスを決定ために反
射高速電子回析（reflection high-energy electron di
ffraction）（ＲＨＥＥＤ）およびオージェ分光学（Aug
er spectroscopy techniques ）を使用した。Ｇｅ｛１
１１｝およびＧｅ｛１００｝の表面はそれぞれＳｉ｛１
１１｝およびＳｉ｛１００｝上にゲルマニウムを堆積さ
せてつくるのであるが、これらＳｉ｛１１１｝およびＳ
ｉ｛１００｝は前述した高温焼鈍プロセスにより清浄化
された。バイア・ホール構造体１８はＳｉ｛１００｝の
基板とＳｉＯ2 の側壁１６からつくられた。
【０００８】清浄化が終了して、シリコンウェーハがメ
タライゼーション室に移送されると、各種基板温度の元
で電子ビーム蒸着器から０．５ミクロンから２．４ミク
ロンの厚さのアルミニウム膜１４が堆積した。電子ビー
ム加熱法により電気的に中性なアルミニウム原子のフラ
ックスがつくられると、このフラックスはメタライゼー
ション室を通過して進み基板に付着する。またアルミニ
ウム膜はＧｅ｛１１１｝、Ｇｅ｛１００｝および上述し
た直径１ミクロンのバイア・ホールのあるウェーハの上
に堆積した。
【０００９】堆積したアルミニウム膜の結晶品質を調べ
るため、Ｘ線回析法、いわゆるロッキング・カーブ（ro
cking curve ）を使用した。従来の蒸着方法によりＳｉ
｛１００｝上に堆積した膜、たとえばＡｌ｛１１１｝と
Ａｌ｛１００｝が混合した多結晶アルミニウムとは異な
り、本発明によればＳｉ｛１１１｝上に単結晶アルミニ
ウムだけをつくり出すことができるのである。以前はア
ルミニウムのエピタキシャル成長を室温で得るためイオ
ン・プロセス（ion-assisted process）を使用してきた
のであるが、我々は、高温焼鈍あるいはウエットエッチ
ングによりシリコン基板を清浄化して、イオン化粒子を
使用せずに室温でエピタキシャル成長を達成することが
できることを明らかにした。中性ビーム成長（neutral
beamdeposition）はより簡単なプロセスであり、より均
一な膜を成長させる。
【００１０】これらアルミニウム膜の厚さが均一である
場合、結晶の品質をアルミニウムのロッキング・カーブ
の「全幅にわたる最大値の半分」（full-width-half-ma
ximum:以下ＦＷＨＭと略記する）と比較することができ
る。図５は、各種温度に於いて、高温焼鈍したＳｉ｛１
１１｝上に成長した０．５ミクロン厚の膜から測定した
Ａｌ｛１１１｝のピーク値（peak）のＦＷＨＭを示す。
アルミニウムが３００℃で成長した場合このＦＷＨＭは
最小となる。これはシリコン対アルミニウムの格子パラ
メータの比率が４：３であるときの理論的温度（３１０
℃）に極めて近い温度である。膜厚が増加するとこの結
晶の品質は向上する。
【００１１】Ｓｉ｛１１１｝のピーク値を基準にとる
と、Ａｌ｛１１１｝の精密なブラッグ角度（Bragg angl
e ）を得ることができる。｛１１１｝方位に沿った面距
離（plane distance）はこれらの角度から求めることが
できる。図６は高温焼鈍およびウエットエッチングを使
って清浄化された基板についてＳｉ｛１１１｝上のＡｌ
｛１１１｝の原子ひずみ（atomic distortion ）を示し
たものである。アルミニウム膜が室温で成長したときの
Ａｌ｛１１１｝の面距離はバルク結晶アルミニウム（bu
lk alminum）の格子定数よりも大きく、これらの膜に圧
縮性ストレス（compressive stress）のあることを示し
ている。成長温度が増加するに従い、Ａｌ｛１１１｝の
面距離は減少し、より高い成長温度ではストレスは伸張
性を持つことになる。格子ひずみ（lattice distortio
n）は、５０℃から２５０℃で成長した膜にたいして±
０．１％以内であり、成長温度が３００℃を越えると急
激に増加する。ラング式トポグラフ（Lang topography
methods ）によるウェーハの反り（warpage）の測定値
から、ストレスは約５×１０8 dyne/cm2から９×１０8
dyne/cm2であることを示している。
【００１２】表１はいくつかのシリコンとゲルマニウム
の基板の上に成長したアルミニウム膜の結晶方位（orie
ntations）を示す。単結晶アルミニウムを成長させるの
に適した基板温度も与えられている。本表に示したよう
に、最高品質のＡｌ｛１１１｝膜をＳｉ｛１１１｝基板
上に成長させる温度は３００℃である。全ての堆積に対
する圧力は２×１０-9ヘクトパスカルであった。
【表１】
【００１３】またバイア・ホール１８の中に単結晶アル
ミニウムが成長していることが検証された。透過型電子
顕微鏡による断面の観察から得られた映像によると、Ｓ
ｉ｛１００｝基板１２とＳｉＯ2 側壁１６でできたバイ
ア・ホール１８の中に単結晶アルミニウム・コンタクト
が３００℃で成長できることを示している。ここのバイ
ア・ホールの直径とＳｉＯ2 の厚さはともに１ミクロン
である。転位欠陥（dislocation defect）あるいは粒界
（grain boudary ）のない滑らかな単結晶アルミニウム
が得られた。Ｓｉ｛１１１｝とＳｉＯ2 側壁に接触して
いるアルミニウムはストレスが少しもないことを示して
いる。バイア・ホールの中のアルミニウムはＳｉＯ2 側
壁に付着せず平坦な表面を示している。堆積するアルミ
ニウムの量を制御することにより、バイア・ホール内の
アルミニウムをＳｉＯ2 の表面の高さにすることがで
き、これにより引き続いて行う平坦化（planarization
）処理を非常にやりやすくすることができる。
【００１４】これらの構造体の電気的特性について言及
すると、室温のもとでは、単結晶Al/n-Si コンタクトは
ショットキー障壁を形成し、単結晶 Al/p-Siおよび単結
晶Al/Ge はオーミックコンタクトを形成することが分か
った。たいていの場合、接触抵抗が小さいことが要求さ
れる。化学的気相成長あるいは分子ビームエピタキシャ
ル成長により単結晶アルミニウムがゲルマニウム層に堆
積する前に、ゲルマニウムエピタキシャル層をバイアの
底部に堆積させることができる。これによって非常に低
い温度（２５℃から２００℃）でＳｉ｛１００｝基板上
のバイアに、接触抵抗の小さい構造の、つまりショット
キー障壁が形成されない単結晶アルミニウムを堆積させ
ることが可能となる。
【００１５】また我々はフッ化カルシゥム（ＣａＦ2 ）
の上にアルミニウム単結晶をエピタキシャル成長させる
ことも明らかにした。更に本プロセスによると、一般に
１種類以上の単結晶材料でつくられた基板上に単結晶金
属膜を形成することができる。これの１例が図７に描か
れているが、７図には単結晶基板（たとえばシリコン）
１２上の単結晶金属膜１４（たとえばアルミニウム）の
一部と単結晶絶縁物２２（たとえばフッ化カルシゥム）
の一部が示されている。図７に示す構造は３種類の異種
材料によって構成されているが、すべて単結晶である。
これら化合物材料基板上に単結晶金属膜を形成すること
によって、単結晶金属の利点を３次元集積回路デバイス
に与えることができる。
【００１６】分かりやすい実施例を参照して本発明を説
明してきたが、本説明が限定された感覚で理解され解釈
されることを意図していない。他の実施例と同様、本説
明を参照すれば、この分かりやすい実施例に関して多数
の改造と組み合わせができることは当業者には明瞭であ
ろう。従って添付の請求の範囲にあらゆる改造或いは実
施例が包含されるよう意図している。
【００１７】以上の説明に関して更に以下の項を開示す
る。 （１）単結晶基板上に導体を形成する方法であって、
（ａ）前記基板を清浄化する工程と、（ｂ）前記基板を
ある温度条件に維持する工程と、（ｃ）前記基板をある
圧力条件に維持する工程と、（ｄ）単結晶アルミニウム
の導体を形成するため真空蒸着法によって前記基板上に
電気的に中性なアルミニウムを成長させる工程と、を含
む前記方法。
【００１８】（２）第１項記載の方法であって、前記基
板はシリコン、ゲルマニウムあるいはフッ化カルシゥム
の１つであることを特徴とする方法。
【００１９】（３）第１項記載の方法であって、（ａ）
前記温度条件は２５℃と４００℃の間であり、（ｂ）前
記圧力条件は約１×１０-7ヘクトパスカルまたはそれ以
下であり、（ｃ）前記基板は格子方位｛１１１｝のシリ
コンである、ことを特徴とする方法。
【００２０】（４）第１項記載の方法であって、（ａ）
前記温度条件は約３００℃と約４００℃の間であり、
（ｂ）前記圧力条件は約２×１０-9ヘクトパスカルまた
はそれ以下であり、（ｃ）前記基板は格子方位｛１０
０｝のシリコンである、ことを特徴とする方法。
【００２１】（５）第１項記載の方法であって、（ａ）
前記温度条件は約２５℃と約２００℃の間であり、
（ｂ）前記圧力条件は約２×１０-9ヘクトパスカルまた
はそれ以下であり、（ｃ）前記基板は格子方位｛１１
１｝のゲルマニウムである、ことを特徴とする方法。
【００２２】（６）第１項記載の方法であって、（ａ）
前記温度条件は約２５℃であり、（ｂ）前記圧力条件は
約２×１０-9ヘクトパスカルまたはそれ以下であり、
（ｃ）前記基板は格子方位｛１００｝のゲルマニウムで
ある、ことを特徴とする方法。
【００２３】（７）第１項記載の方法であって、（ａ）
前記温度条件は約１００℃と約２００℃の間であり、
（ｂ）前記圧力条件は約２×１０-9ヘクトパスカルまた
はそれ以下であり、（ｃ）前記基板は格子方位｛１０
０｝のゲルマニウムである、ことを特徴とする方法。
【００２４】（８）基板結晶の表面に形成される構造体
であって、（ａ）前記基板上に堆積された絶縁材料であ
って、開口部を有する前記絶縁材料と、（ｂ）前記基板
上かつ前記開口部内部の単結晶ゲルマニウム層と、
（ｃ）前記ゲルマニウムに接触し、かつ、前記開口部に
含まれる単結晶アルミニウム領域と、を含むこと特徴と
する前記構造体。
【００２５】（９）第８項記載の構造体であって、
（ａ）前記基板は格子方位｛１００｝のシリコンであ
り、（ｂ）前記絶縁材料は二酸化シリコンあるいは酸化
アルミニウム（Ａｌ2 Ｏ 3 ）である、こと特徴とする構
造体。
【００２６】（１０）構造体であって、（ａ）前記基板
の表面に異種の単結晶材料の区域があるようにつくられ
た化合物材料の基板結晶と、（ｂ）前記化合物材料の基
板結晶の一部を覆い、かつ、前記単結晶材料の１つ以上
と接触する単結晶アルミニウム膜と、を含むことを特徴
とする構造体。
【００２７】（１１）第１０項記載の構造体であって、
前記結晶材料はシリコン、ゲルマニウムおよびフッ化カ
ルシゥムであることを特徴とする方法。
【００２８】（１２）基板１２（たとえばシリコン｛１
１１｝あるいはシリコン｛１００｝）の表面に単結晶ア
ルミニウム膜１４を形成する方法が提示されているが、
この方法は前記基板を清浄化する工程と、前記基板をあ
る温度および圧力の条件に維持して、この間に真空蒸着
法により電気的に中性なアルミニウムを堆積させる工程
とを含んでいる。絶縁層１６のバイア・ホール１８を単
結晶アルミニウム・コンタクト２０が充填するという斬
新な構造体が提示されている。１つ以上の結晶材料１
２、２２でつくられた基板上に単結晶アルミニウム膜が
存在する斬新な構造体が提示されている。
【図面の簡単な説明】
【図１】清浄化された基板１２の断面図。
【図２】単結晶金属膜が堆積した後の基板１２の断面
図。
【図３】基板１２の表面上の非晶質絶縁物１６の中のバ
イア・ホール１８の断面図。
【図４】単結晶金属２０で充填されたバイア・ホールの
断面図。
【図５】アルミニウムの結晶の品質対成長温度を示すグ
ラフ図。
【図６】アルミニウムの格子ひずみ対成長温度を示すグ
ラフ図。
【図７】基板１２と単結晶絶縁物２２とからつくられた
化合物の表面に堆積した単結晶金属膜１４の１例を示す
図。
【符号の説明】
１２ 基板 １４ 単結晶アルミニウム膜 １６ 非晶質絶縁物 １８ バイア・ホール ２０ 単結晶金属 ２２ 単結晶絶縁物
【手続補正書】
【提出日】平成６年１月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 単結晶基板上に導体を形成する方法であ
    って、 （ａ）前記基板を清浄化する工程と、 （ｂ）前記基板をある温度条件に維持する工程と、 （ｃ）前記基板をある圧力条件に維持する工程と、 （ｄ）単晶アルミニウムの導体を形成するために真空蒸
    着法によって前記基板上に電気的に中性のアルミニウム
    を成長させる工程と、 を含むバイア・ホールの形成方法。
  2. 【請求項２】 基板結晶の表面に形成される構造体であ
    って、 （ａ）前記基板上に堆積され、開口部を有する絶縁材料
    と、 （ｂ）前記基板上および前記開口部内部に形成された単
    結晶ゲルマニウム層と、 （ｃ）前記ゲルマニウムに接触し、かつ、前記開口部に
    形成された単結晶アルミニウム領域と、 を備えた構造体。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41747E1 (en) 2001-01-25 2010-09-21 Kyocera Optec Co., Ltd. Metal film and metal film-coated member, metal oxide film and metal oxide film-coated member, thin film forming apparatus and thin film forming method for producing metal film and metal oxide film
JP2011054937A (ja) * 2009-07-10 2011-03-17 Imec 基板上に単結晶層を作製する方法
JP2019040975A (ja) * 2017-08-24 2019-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594280A (en) * 1987-10-08 1997-01-14 Anelva Corporation Method of forming a thin film and apparatus of forming a metal thin film utilizing temperature controlling means
JP3034428B2 (ja) * 1993-06-22 2000-04-17 株式会社東芝 半導体装置及びその製造方法並びにアライメント方法
JP3208977B2 (ja) * 1993-12-02 2001-09-17 株式会社村田製作所 弾性表面波素子の電極形成方法
US5501174A (en) * 1994-04-07 1996-03-26 Texas Instruments Incorporated Aluminum metallization for sige devices
US5472911A (en) * 1994-09-02 1995-12-05 Motorola, Inc. Method for controlling electromigration and electrically conductive interconnect structure therefor
KR0172851B1 (ko) * 1995-12-19 1999-03-30 문정환 반도체 장치의 배선방법
NO970220L (no) * 1996-01-19 1997-07-21 Murata Manufacturing Co Transduktor med tynnfilmsjikt av metall, for akustiske overflatebölger
TW460597B (en) 1997-03-27 2001-10-21 Applied Materials Inc A barrier layer structure for use in semiconductors and a method of producing an aluminum-comprising layer having a 111 crystal orientation
US5882399A (en) * 1997-08-23 1999-03-16 Applied Materials, Inc. Method of forming a barrier layer which enables a consistently highly oriented crystalline structure in a metallic interconnect
US6391748B1 (en) 2000-10-03 2002-05-21 Texas Tech University Method of epitaxial growth of high quality nitride layers on silicon substrates
WO2008058191A2 (en) * 2006-11-07 2008-05-15 Geodigm Corporation Sprue formers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3929527A (en) * 1974-06-11 1975-12-30 Us Army Molecular beam epitaxy of alternating metal-semiconductor films
US4325776A (en) * 1977-06-20 1982-04-20 Siemens Aktiengesellschaft Method for preparing coarse-crystal or single-crystal metal films
NL8300780A (nl) * 1983-03-03 1984-10-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een moleculaire bundeltechniek.
DE3908083A1 (de) * 1989-03-13 1990-09-20 Telefunken Electronic Gmbh Silizium-halbleiterbauelement
JPH0330474A (ja) * 1989-06-28 1991-02-08 Nec Corp シリコン半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE41747E1 (en) 2001-01-25 2010-09-21 Kyocera Optec Co., Ltd. Metal film and metal film-coated member, metal oxide film and metal oxide film-coated member, thin film forming apparatus and thin film forming method for producing metal film and metal oxide film
JP2011054937A (ja) * 2009-07-10 2011-03-17 Imec 基板上に単結晶層を作製する方法
JP2019040975A (ja) * 2017-08-24 2019-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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