JPH0621471A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621471A JPH0621471A JP17805992A JP17805992A JPH0621471A JP H0621471 A JPH0621471 A JP H0621471A JP 17805992 A JP17805992 A JP 17805992A JP 17805992 A JP17805992 A JP 17805992A JP H0621471 A JPH0621471 A JP H0621471A
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- Japan
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- substrate
- oxide film
- diffusion layer
- electrons
- hot
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Abstract
(57)【要約】
【目的】 特性劣化の少ないフラッシュ型ＥＥＰＲＯＭ
のメモリーセルである。 【構成】 ゲート酸化膜１３、浮遊ゲート１４、層間酸
化膜１５、制御ゲート１６、およびソース１７、ドレイ
ン１８からなる２層ゲート構造ＭＯＳＦＥＴのゲート下
部のシリコン基板１１中に埋め込み拡散層を形成する。
のメモリーセルである。 【構成】 ゲート酸化膜１３、浮遊ゲート１４、層間酸
化膜１５、制御ゲート１６、およびソース１７、ドレイ
ン１８からなる２層ゲート構造ＭＯＳＦＥＴのゲート下
部のシリコン基板１１中に埋め込み拡散層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書き換え可能な
不揮発性メモリー（以下、ＥＥＰＲＯＭと記す）の内、
特に一括消去型のＥＥＰＲＯＭ（フラッシュ型ＥＥＰＲ
ＯＭ）である半導体装置の構造に関するものである。
不揮発性メモリー（以下、ＥＥＰＲＯＭと記す）の内、
特に一括消去型のＥＥＰＲＯＭ（フラッシュ型ＥＥＰＲ
ＯＭ）である半導体装置の構造に関するものである。
【０００２】
【従来の技術】近年、ＥＰＲＯＭの大容量、低コスト性
と、ＥＥＰＲＯＭの利便性を兼ね備えた不揮発性メモリ
ーとして、フラッシュ型ＥＥＰＲＯＭの開発が注目を集
めている。
と、ＥＥＰＲＯＭの利便性を兼ね備えた不揮発性メモリ
ーとして、フラッシュ型ＥＥＰＲＯＭの開発が注目を集
めている。
【０００３】図４は、現在実用化されているフラッシュ
型ＥＥＰＲＯＭのメモリーセルの断面図を示したもので
ある。
型ＥＥＰＲＯＭのメモリーセルの断面図を示したもので
ある。
【０００４】図４において、１はシリコン基板、２はゲ
ート酸化膜、３は浮遊ゲート、４は層間酸化膜、５は制
御ゲート、６はソース、７はドレインである。
ート酸化膜、３は浮遊ゲート、４は層間酸化膜、５は制
御ゲート、６はソース、７はドレインである。
【０００５】次に、図４に示したフラッシュ型メモリー
セルの書き込みについて図５を用いて説明する。
セルの書き込みについて図５を用いて説明する。
【０００６】まず、シリコン基板１とソース６を接地
し、制御ゲート５およびドレイン７にそれぞれＶG，ＶD
の電圧を加える。この時、ドレイン電圧ＶDを十分高く
すれば、ＭＯＳＦＥＴのチャンネル中の電子はドレイン
近傍の強電界からエネルギーを受けホットエレクトロン
となる。発生したホットエレクトロンは制御ゲート５に
印加された電圧ＶGによって、浮遊ゲート中に注入され
る。通常は、ホットエレクトロンの注入効率を高めるた
めＶGをＶDよりも高くなるように設定されている。
し、制御ゲート５およびドレイン７にそれぞれＶG，ＶD
の電圧を加える。この時、ドレイン電圧ＶDを十分高く
すれば、ＭＯＳＦＥＴのチャンネル中の電子はドレイン
近傍の強電界からエネルギーを受けホットエレクトロン
となる。発生したホットエレクトロンは制御ゲート５に
印加された電圧ＶGによって、浮遊ゲート中に注入され
る。通常は、ホットエレクトロンの注入効率を高めるた
めＶGをＶDよりも高くなるように設定されている。
【０００７】ＥＥＰＲＯＭでは、このようにして浮遊ゲ
ートに注入された電子によって情報を記憶させている。
ートに注入された電子によって情報を記憶させている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
フラッシュ型ＥＥＰＲＯＭではホットキャリア注入時に
ゲート酸化膜２とシリコン基板１の界面が劣化し、多数
の界面準位が形成されるのでＭＯＳＦＥＴの特性が劣化
し、ＥＥＰＲＯＭの書き込み、読み出し速度が遅くなる
という問題があった。
フラッシュ型ＥＥＰＲＯＭではホットキャリア注入時に
ゲート酸化膜２とシリコン基板１の界面が劣化し、多数
の界面準位が形成されるのでＭＯＳＦＥＴの特性が劣化
し、ＥＥＰＲＯＭの書き込み、読み出し速度が遅くなる
という問題があった。
【０００９】本発明は上記課題を解決するもので、情報
書き込み時に界面準位の形成されにくいフラッシュ型メ
モリーセルを提供することを目的としている。
書き込み時に界面準位の形成されにくいフラッシュ型メ
モリーセルを提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、一導電型の半導体基板の内部に形成され
た、前記半導体と逆導電型を示す埋め込み拡散層と、こ
の埋め込み拡散層の上部の半導体基板表面に順次積層し
て形成された、第１の絶縁膜、第１の導電膜、第２の絶
縁膜および第２の導電膜と、この積層膜に対して自己整
合的に形成されたソースおよびドレインとで構成されて
いる。
するために、一導電型の半導体基板の内部に形成され
た、前記半導体と逆導電型を示す埋め込み拡散層と、こ
の埋め込み拡散層の上部の半導体基板表面に順次積層し
て形成された、第１の絶縁膜、第１の導電膜、第２の絶
縁膜および第２の導電膜と、この積層膜に対して自己整
合的に形成されたソースおよびドレインとで構成されて
いる。
【００１１】さらに、本発明はソースおよびドレインを
接地し、第２の導電膜に正電圧を印加し、半導体基板に
負電圧を印加し、埋め込み拡散層に半導体基板よりもさ
らに大きな負電圧を印加することを特徴とする。
接地し、第２の導電膜に正電圧を印加し、半導体基板に
負電圧を印加し、埋め込み拡散層に半導体基板よりもさ
らに大きな負電圧を印加することを特徴とする。
【００１２】
【作用】本発明は上記した構成および各部に印加した電
圧により、埋め込み電極からシリコン基板中に注入され
た電子を浮遊ゲートに注入することが可能となり、ＭＯ
ＳＦＥＴの界面劣化を抑制することができる。
圧により、埋め込み電極からシリコン基板中に注入され
た電子を浮遊ゲートに注入することが可能となり、ＭＯ
ＳＦＥＴの界面劣化を抑制することができる。
【００１３】
【実施例】以下、本発明をＮチャンネルのフラッシュ型
ＥＥＰＲＯＭに適用した時の一実施例について説明す
る。
ＥＥＰＲＯＭに適用した時の一実施例について説明す
る。
【００１４】図１は、Ｎチャンネル型ＥＥＰＲＯＭのメ
モリーセルの要部断面図であり、１１はｐ型シリコン基
板、１２はｎ型の埋め込み拡散層、１３はゲート酸化
膜、１４は浮遊ゲート、１５は層間絶縁膜、１６は制御
ゲート、１７はソース、１８はドレインである。
モリーセルの要部断面図であり、１１はｐ型シリコン基
板、１２はｎ型の埋め込み拡散層、１３はゲート酸化
膜、１４は浮遊ゲート、１５は層間絶縁膜、１６は制御
ゲート、１７はソース、１８はドレインである。
【００１５】本実施例において、浮遊ゲート１４および
制御ゲート１６のゲート長は約０．６μｍ、ゲート酸化
膜１３の膜厚は約１０ｎｍ、層間酸化膜１５の膜厚は約
２０ｎｍ、埋め込み拡散層、ソース、ドレインの不純物
濃度は約１０20cm-3とした。
制御ゲート１６のゲート長は約０．６μｍ、ゲート酸化
膜１３の膜厚は約１０ｎｍ、層間酸化膜１５の膜厚は約
２０ｎｍ、埋め込み拡散層、ソース、ドレインの不純物
濃度は約１０20cm-3とした。
【００１６】次に本発明のフラッシュメモリーの書き込
み方法について図２を用いて説明する。
み方法について図２を用いて説明する。
【００１７】まず、ソース、ドレインを０Ｖ（接地）に
固定し、制御ゲートに正バイアス（例えばＶG＝５
Ｖ）、基板に負バイアス（例えば−１０Ｖ）を印加し、
さらに埋め込み拡散層に基板バイアスよりもさらに大き
な負バイアス（例えばＶB＝−１１Ｖ）を印加する。
固定し、制御ゲートに正バイアス（例えばＶG＝５
Ｖ）、基板に負バイアス（例えば−１０Ｖ）を印加し、
さらに埋め込み拡散層に基板バイアスよりもさらに大き
な負バイアス（例えばＶB＝−１１Ｖ）を印加する。
【００１８】図３に、上記バイアス印加時の基板面に垂
直方向のポテンシャル図（バンド図）を示す。この図か
ら判るように、シリコン基板１１と埋め込み拡散層１２
とからなるｐｎ接合が順方向にバイアスされており、埋
め込み拡散層１２からシリコン基板１１に向って電子が
注入される。注入された電子はシリコン基板１１とソー
ス１７、ドレイン１８間に印加された電圧（本実施例の
場合、ＶS−ＶSUB＝１０Ｖ）によって加速されエネルギ
ーを得てホットエレクトロンとなる。ホットエレクトロ
ンはシリコン基板１１中からゲート酸化膜１３の方へ移
動してゆくが、フォノンや不純物等との散乱を受けずに
進行したものは、基板と酸化膜との界面で１０ｅＶのエ
ネルギーを持つようになる。実際は、散乱によってエネ
ルギーを失うので、このような大きなエネルギーを持つ
エレクトロン数は非常に少ないが、基板と酸化膜との間
の電位障壁（約３ｅＶ）を越えるエネルギーを持ったエ
レクトロンは数％〜数１０％程度存在する。
直方向のポテンシャル図（バンド図）を示す。この図か
ら判るように、シリコン基板１１と埋め込み拡散層１２
とからなるｐｎ接合が順方向にバイアスされており、埋
め込み拡散層１２からシリコン基板１１に向って電子が
注入される。注入された電子はシリコン基板１１とソー
ス１７、ドレイン１８間に印加された電圧（本実施例の
場合、ＶS−ＶSUB＝１０Ｖ）によって加速されエネルギ
ーを得てホットエレクトロンとなる。ホットエレクトロ
ンはシリコン基板１１中からゲート酸化膜１３の方へ移
動してゆくが、フォノンや不純物等との散乱を受けずに
進行したものは、基板と酸化膜との界面で１０ｅＶのエ
ネルギーを持つようになる。実際は、散乱によってエネ
ルギーを失うので、このような大きなエネルギーを持つ
エレクトロン数は非常に少ないが、基板と酸化膜との間
の電位障壁（約３ｅＶ）を越えるエネルギーを持ったエ
レクトロンは数％〜数１０％程度存在する。
【００１９】このような基板とソースとの間の電位差に
よって発生したホットエレクトロン（基板ホットエレク
トロンという）は基板と酸化膜との間の電位障壁を容易
に乗り越え、浮遊ゲート１４に飛び込むことができる。
よって発生したホットエレクトロン（基板ホットエレク
トロンという）は基板と酸化膜との間の電位障壁を容易
に乗り越え、浮遊ゲート１４に飛び込むことができる。
【００２０】また、従来のＭＯＳＦＥＴのチャンネルで
発生したホットエレクトロンによる注入では、ホットエ
レクトロンと同時にホットホールが発生し、これが酸化
膜界面を劣化させていたが、本発明の基板ホットエレク
トロン注入では、発生した正孔は、ソースと基板との間
のポテンシャルによって全て基板側に押し出されるの
で、ホットホールによる酸化膜界面の劣化は発生しな
い。
発生したホットエレクトロンによる注入では、ホットエ
レクトロンと同時にホットホールが発生し、これが酸化
膜界面を劣化させていたが、本発明の基板ホットエレク
トロン注入では、発生した正孔は、ソースと基板との間
のポテンシャルによって全て基板側に押し出されるの
で、ホットホールによる酸化膜界面の劣化は発生しな
い。
【００２１】
【発明の効果】以上述べたように、本発明によれば、ホ
ットホールによる酸化膜界面の劣化を抑制しつつ、浮遊
ゲートにホットエレクトロンを注入できるので、界面準
位の発生による特性劣化の少ないフラッシュ型ＥＥＰＲ
ＯＭを実現できる効果を有する。
ットホールによる酸化膜界面の劣化を抑制しつつ、浮遊
ゲートにホットエレクトロンを注入できるので、界面準
位の発生による特性劣化の少ないフラッシュ型ＥＥＰＲ
ＯＭを実現できる効果を有する。
【図１】本発明の一実施例によるＮチャンネルフラッシ
ュ型ＥＥＰＲＯＭの要部断面図
ュ型ＥＥＰＲＯＭの要部断面図
【図２】本発明のフラッシュ型ＥＥＰＲＯＭの動作説明
図
図
【図３】本発明のフラッシュ型ＥＥＰＲＯＭの書き込み
時のポテンシャルを示した図
時のポテンシャルを示した図
【図４】従来のフラッシュ型ＥＥＰＲＯＭの要部断面図
【図５】従来のフラッシュ型ＥＥＰＲＯＭの動作説明図
１１ ｐ型シリコン基板 １２ 埋め込み拡散層（ｎ型） １３ ゲート酸化膜 １４ 浮遊ゲート １５ 層間絶縁膜 １６ 制御ゲート １７ ソース １８ ドレイン
Claims (3)
- 【請求項１】一導電型の半導体基板の内部に形成され
た、前記半導体基板と逆導電型を示す埋め込み拡散層
と、前記半導体基板上に順次積層して形成された、第１
の絶縁膜、第１の導電膜、第２の絶縁膜および第２の導
電膜と、前記半導体基板表面に前記積層膜に対して自己
整合的に形成された前記半導体基板と逆導電型を示す拡
散層からなる半導体装置。 - 【請求項２】前記埋め込み拡散層が前記積層膜の下部に
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記半導体基板表面に形成された拡散層を
接地し、前記第２の導電膜を正にバイアスし、前記半導
体基板を負にバイアスし、さらに前記埋め込み拡散層に
は前記基板バイアスよりもさらに大きな負バイアスを印
加することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805992A JPH0621471A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805992A JPH0621471A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621471A true JPH0621471A (ja) | 1994-01-28 |
Family
ID=16041892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17805992A Pending JPH0621471A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
-
1992
- 1992-07-06 JP JP17805992A patent/JPH0621471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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