KR100261337B1 - 셀을 프로그램하기 위하여 감소된 프로그래밍 전압을이용하는 단일 폴리 eprom셀 - Google Patents

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Abstract

본 발명에 따르면, 단일 폴리 EPROM 셀의 프로그래밍 전압과 레이아웃이 종래 셀의 n형 우물상에 양의 전압을 인가하는데 이용되었던 n+ 콘택영역을 제거하여, 그 셀들을 프로그램하기 위하여 음의 전압을 이용함으로써, 감소된다. 음의 전압이 n형 우물에 형성된 p+ 콘택영역에 인가되어, 전자를 직접 셀의 부동게이트상으로 주입한다.

Description

셀을 프로그램하기 위하여 감소된 프로그래밍 전압을 이용하는 단일 폴리 ＥＰＲＯＭ 셀
본 발명은 단일 폴리 전기적으로 프로그램가능한 롬 (EPROM) 셀에 관한 것으로, 좀더 자세하게는 셀을 프로그램하기 위하여 감소된 프로그래밍 전압을 이용하는 단일 폴리 EPROM 에 관한 것이다.
단일 폴리 EPROM 셀은 종래 단일 폴리 CMOS 제조공정 단계와 완전히 호환가능한 공정 단계를 이용하여 제조되는 비휘발성 저장 장치이다. 그 결과, 종종 단일 폴리 EPROM 셀은 CMOS 논리 및 혼합 신호 회로에 구현된다.
도 1a 내지 1c 는 종래 단일 폴리 EPROM 셀 (100) 을 설명하는 도면을 나타낸 것이다. 도 1a 는 셀 (100) 의 평면도를 나타낸 것이며, 도 1b 는 도 1a 의 1B-1B 선을 따라 취한 단면도를 나타낸 반면, 도 1c 는 도 1a 의 1C-1C 선을 따라 취한 단면도를 나타낸 것이다.
도 1a 내지 1c 에 나타낸 바와 같이, EPROM 셀 (100) 은 우물 또는 기판과 같은 p형 반도체 재료 (112) 에 이격 형성된 소오스와 드레인 영역 (114 및 116) 을 각각 포함하며, 소오스와 드레인 영역 (114 및 116) 사이에 한정된 채널영역 (118) 을 포함한다.
또한, 도 1a 내지 1c 에 나타낸 바와 같이, 셀 (100) 은 p형 재료 (112) 로 형성된 n형 우물 (120), 및 소오스 영역 (114), 드레인 영역 (116) 및 채널영역 (118) 을 분리하기 위하여 p형 채널에 형성되는 필드 산화물 영역 (FOX) 을 포함한다.
또한, 셀 (100) 은 n형 우물에 인접하게 형성된 p+ 및 n+ 콘택 영역 (122 및 124) 을 각각 더 포함한다. 또한, 전류 생성 셀은 p+ 콘택 영역 (122) 에 인접하는 p형의 작게 도핑된 드레인 (PLDD) 영역 (126) 을 포함한다.
또, 제어게이트 영역 (128) 은 PLDD 영역 (126) 과 소오스 영역 (114), 드레인 영역 (116) 및 채널영역 (118) 으로부터 n형 우물 (120) 을 격리하는 필드 산화물 영역 (FOX) 사이에 한정된다. 또한, 게이트 산화물층 (130) 은 채널 영역 (118) 상에 형성되며, 제어게이트 산화물층 (132) 이 제어게이트 영역 (128) 상에 형성되고, 부동게이트 (134) 가 게이트 산화물층 (130), 제어게이트 산화물층 (132) 및 필드 산화물 영역 (FOX) 의 부분상에 형성된다.
셀 (100) 의 제조시, 통상, 게이트 산화물층 (130) 및 제어 게이트 산화물층 (132) 은 동일 시간동안에 성장됨으로써, 실질적으로 동일한 두께, 0.5 마이크론 기술에서 약 120 Å 를 가지며, 0.35 마이크론 기술에서는 약 70 Å 을 갖는다.
동작시, 셀 (100) 은 대략 12 볼트를 축소된 콘택 영역 (122 및 124) 에 인가하고, 대략 6 내지 7 볼트를 드레인 영역 (116) 에 인가함으로써 프로그램된다. 또한, p형 재료 (112) 및 소오스 영역 (114) 양자는 접지된다.
양의 전압이 콘택 (122 및 124) 에 인가될 때, 양의 퍼텐셜이 부동게이트 (134) 상에 유도된다. 특히, 부동게이트 (134) 의 퍼텐셜과 결합되어 n+ 콘택 영역 (124) 에 인가된 양의 전압은 제어게이트 영역 (1280 의 표면에서 제어 게이트 영역 (128) 의 표면에서 퍼텐셜을 감소시키는 깊은 공핍 영역 (128) 을 형성한다.
p+ 콘택 영역 (122) 에 인가된 양의 전압은 표면에서 p+ 콘택 영역과 n형 우물 접합을 약간 정바이어스시킨다. 그 결과, 홀들이 제어게이트 영역 (128) 의 표면영역으로 주입됨으로써, 제어게이트 영역 (128) 의 표면을 역전시킨다.
주입된 홀들은 제어게이트 영역 (128) 에서 신속히 공핍층의 깊이를 감소시켜, 실질적으로 콘택 영역 (124) 에 인가된 모든 전압을 제어게이트 산화물층 (132) 을 가로질러 위치시킨다. 그 결과, 부동게이트 (134) 에 유도된 초기 퍼텐셜이 콘택 영역 (122 및 124) 에 인가된 전압과 (n형 우물과 부동게이트 (134) 사이의 결합비 (coupling ratio) 를 한정하는) 제어게이트 산화물층 (132) 의 두께에 의해 정의된다.
p+ 콘택 영역 (122) 이 존재하지 않으면, 표면이 초기에 공핍될 때 n형 우물 (120) 이 상대적으로 적은 홀들을 포함하고 있기 때문에, 제어게이트 영역 (128) 의 표면에서 적은 홀들이 축적될 것이다. 따라서, 공핍 영역의 깊이는 열적으로 생성된 홀들이 상부의 제어게이트 영역 (128) 의 표면으로 이동함에 따라, 크기가 천천히 감소될 수 있다.
공핍 영역의 깊이가 초기에는 크므로, 콘택 (124) 에 인가된 전압이 제어게이트 산화물층 (132) 와 비교적 큰 공핍 영역의 양자를 가로질러 위치되기 때문에, 부동게이트 (134) 에 유도된 초기 퍼텐셜은 실질적으로 더 작다. 따라서, p+ 영역 (122) 은, 제어게이트 영역 (128) 의 표면이 공핍되어 부동게이트 (134) 에 초기에 유도된 퍼텐셜을 증가시킨 후, 공핍층의 깊이를 신속히 감소시키는 방법을 제공한다.
위에서 지적한 바와 같이, 또한, 전류 생성 셀에는 PLDD 영역 (126) 의 사용하는 것이 필요하다. 널리 알려진 바와 같이, p+ 콘택 영역 (122) 에 인접한 층의 에지에서 제어게이트 산화물층 (132) 의 두께는 그 층의 중심부보다 약간 더 두껍다. 그 결과, 그 에지에 형성된 공핍 영역은 표면을 역전시킬 정도로 충분히 작아, 홀들을 제어게이트 영역 (128) 으로 주입하기 위하여 p+ 콘택 영역 (122) 의 능력을 제한한다.
따라서, 전류 생성 셀들은 에지로부터 떨어진 제어 게이트 영역 (128) 의 표면에 인접하는 홀 주입 영역을 형성하기 위하여 PLDD 영역 (126) 을 이용한다. 종래의 생성 셀들은 이들 셀들을 제조하는 동안에 사용된 열적인 공정 단계가 p+ 콘택 영역 (122) 의 측면 확산이 충분히 허용되었기 때문에, PLDD 영역을 필요로 하지 않았다.
다시 셀 (100) 의 동작을 참조하면, 콘택 영역 (122 및 124) 에의 양의 전압 인가로부터 부동게이트 (134) 상에 유도된 양의 퍼텐셜은 채널영역 (118) 에 공핍 영역을 형성하여, 채널 영역 (118) 의 표면에서 퍼텐셜을 증가시킨다. 그후, 소오스 영역 (114) 은 전자를 이동 전자의 채널을 형성하는 채널영역 (118) 의 표면으로 주입한다.
드레인 영역 (116) 에 인가된 양의 전압은 소오스 영역 (114) 과 드레인 영역 (116) 사이에 전기장을 일으켜 채널에서 전자를 가속시킨다. 그후, 가속된 전자는 "채널 열전자"를 형성하는 이온화 충돌된다. 부동게이트 (134) 의 양의 퍼텐셜은 게이트 산화물 층 (130) 을 통과하여 부동게이트 (134) 상에 축적하기 시작하는 이들 채널 열전자들을 끌어당김으로써, 셀 (100) 의 문턱 전압을 증가시킨다.
셀 (100) 은 대략 5 볼트를 콘택 영역 (122 및 124) 에 인가하고, 약 1 내지 2 볼트를 드레인 영역 (116) 에 인가함으로써 읽혀진다. 또한, p형 재료 (112) 및 소오스 영역 (114) 양자는 접지된다.
이러한 바이어스 상태하에서, 양의 퍼텐셜은, 셀 (100) 이 프로그램되지 않은 경우 드레인 영역 (116) 으로부터 소오스 영역 (114) 으로 흐르는 채널 전류를 생성하는데 충분한, 즉, 셀의 문턱전압보다 더 크고, 셀 (100) 이 프로그램된 경우 채널전류를 형성하는데 불충분한, 즉 셀의 문턱전압보다 더 작은 상술한 메카니즘에 의해 부동게이트 (134) 상에 유도된다. 그후, 채널전류의 논리 상태는 드레인 영역 (116) 으로 흘러들어가는 채널전류의 크기를 기준 전류와 비교하여 결정된다.
EPROM 셀 (100) 은 전자를 제거하기 위하여 셀 (100) 에 자외선을 조사함으로써 소거된다. 자외선은 전자 에너지를 증가시켜, 전자들이 산화물주위의 층을 통과되도록 한다.
CMOS 논리 및 혼합 신호 회로에 구현되는 단일 폴리 EPROM 셀이 갖는 하나의 문제점은 셀들이 저전원 응용에 적합하지 않다는 점이다. 따라서, 하부에 놓이는 회로가 저전원 응용을 위하여 부피가 적어지는 경우에도, 여전히 단일 폴리 EPROM 셀은 필요한 프로그래밍 전압을 제공하기 위하여 고전압 회로를 필요로 한다.
또한, 종래 단일 폴리 EPROM 셀의 프로그래밍 동안에 채널 열전자의 형성으로 저전원 응용에 대해 상대적으로 큰 전류를 유도한다. 따라서, 저 전압 환경에서 동작하는 단일 폴리 EPROM 셀이 필요하게 된다.
종래 단일 폴리 EPROM 셀들은 셀의 제어게이트로서 우물 영역을 이용하고, 또 그 우물영역에 형성되어진 인접한 n+ 및 p+ 콘택 영역을 프로그래밍동안에 그 우물영역을 바이어스시켜 대다수의 캐리어를 우물 영역으로 주입하기 위한 수단으로 이용한다. 본 발명은 콘택 영역들중의 하나를 제거함으로써 단일 폴리 EPROM 셀의 크기를 감소시킨다.
또한, 종래 단일 폴리 EPROM 셀들은 큰 양의 전압을 n+ 및 p+ 영역에 인가시켜 프로그램된다. 본 발명은 좀더 작은 음의 전압을 콘택 영역에 인가함으로써 프로그래밍 동안에 이용되는 전압의 크기를 실질적으로 감소시켜, 셀의 부동게이트상으로 캐리어가 주입되어지도록 한다.
제 1 도전형의 반도체 재료에 형성된 본 발명의 단일 폴리 EPROM 셀은 반도체 재료에 이격 형성된 제 2 도전형의 소오스 영역과 드레인 영역을 포함하고, 그 소오스 영역과 드레인 영역 사이에 한정되는 채널영역을 포함한다.
또한, 본 발명의 셀은 반도체 재료로 형성된 제 2 도전형의 우물영역을 포함하고, 그 우물영역으로부터 소오스 영역, 드레인 영역 및 채널 영역을 분리하기 위하여 반도체 재료에 형성된 분리 영역을 포함하며, 그 우물영역에 형성된 단일 콘택 영역을 포함한다.
또한, 제 1 도전형의 적게 도핑된 영역은 콘택 영역에 인접하도록 반도체 재료에 형성되나, 제어게이트 영역은 적게 도핑된 영역과 분리 영역 사이에 한정된다. 부가적으로, 본 발명의 셀은 채널영역상에 형성된 게이트 산화물층, 제어게이트 영역상에 형성된 터널 산화물층, 및 게이트 산화물층, 터널 산화물층 및 분리 영역의 일부상에 형성된 부동게이트를 포함한다.
본 발명의 셀은 음의 전압을 단일 콘택 영역에 인가시켜 반도체 재료를 접지시킴으로써 프로그램된다. 또한, 소오스 및 드레인 영역은 접지되거나, 부동된다.
선택적인 실시예 1 에서, n+ 및 p+ 콘택 영역은 우물 영역에 형성된다. 그러나, 종래 단일 폴리 EPROM 셀과는 달리, n+ 및 p+ 영역은 서로 이격된다.
제 1 도전형의 반도체 재료에 형성된 선택적인 실시예 1 의 메모리는 반도체 재료에 이격되어 형성된 제 2 도전형의 소오스 및 드레인 영역을 포함하고, 소오스와 드레인 영역 사이에 한정되는 채널영역을 포함한다.
또한, 선택적인 실시예 1 의 셀은 반도체 재료에 형성된 제 2 도전형의 우물 영역, 그 우물영역으로부터 소오스 영역, 드레인 영역 및 채널영역을 분리하기 위하여 반도체 재료에 형성된 분리 영역, 우물영역에 형성된 제 1 도전형 제 1 콘택 영역, 및 우물영역에 형성된 제 2 도전형의 제 2 콘택영역을 포함한다. 선택적인 실시예 1 에 따르면, 제 1 및 제 2 콘택영역은 서로 이격된다.
게다가, 제 1 도전형의 적게 도핑된 영역은 반도체 재료에 제 1 콘택영역과 근접하도록 형성되나, 제어게이트 영역은 적게 도핑된 영역과 분리 영역 사이에 한정된다. 부가적으로, 선택적인 실시예 1 의 셀은 채널영역상에 형성된 게이트 산화물층, 제어게이트 상에 형성된 터널산화물층, 및 게이트 산화물층, 터널 산화물층 및 분리영역의 일부분 상에 형성된 부동게이트를 포함한다.
선택적인 실시예 1 의 셀은 음의 전압을 제 1 콘택영역에 인가하여 반도체 재료를 접지시키고, 양의 전압과 같은 콘택전압을 제 2 콘택영역에 인가함으로써 프로그램된다. 또한, 소오스 및 드레인 영역은 접지되거나, 부동된다.
이하, 본 발명의 특징과 이점을 더욱 이해하기 위하여, 본 발명의 원리가 이용된 예시적인 실시예가 개시된 첨부도면과 그에 따른 상세한 설명을 참조한다.
도 1a 내지 1c 은 종래 단일 폴리 EPROM 셀 (100) 을 나타낸 도면으로, 도 1a 는 셀 (100) 의 평면도, 도 1b 는 도 1a 의 1B-1B 선을 따라 취한 단면도, 및 도 1c 는 도 1a 의 1C-1C 선을 따라 취한 단면도.
도 2a 내지 2c 는 본 발명에 따른 단일 폴리 EPROM 셀 (200) 을 나타낸 도면으로, 도 2a 는 셀 (200) 의 평면도, 도 2b 는 도 2a 의 2B-2B 선을 따라 취한 단면도, 및 도 2c 는 도 2a 의 2C-2C 선을 따라 취한 단면도.
도 3a 내지 3d 는 본 발명의 선택적인 실시예 1 에 따른 단일 폴리 EPROM 셀 (300) 을 나타낸 도면, 도 3a 는 셀 (300) 의 평면도, 도 3b 는 도 3a 의 3B-3B 선을 따라 취한 단면도, 도 3c 는 도 3a 의 3C-3C 선을 따라 취한 단면도, 및 도 3d 는 도 3a 의 3D-3D 선을 따라 취한 단면도.
도 4a 내지 4c 는 본 발명의 선택적인 실시예 2 에 따른 단일 폴리 EPROM 셀 (400) 을 나타낸 도면, 도 4a 는 셀 (400) 의 평면도, 도 4b 는 도 4a 의 4B-4B 선을 따라 취한 단면도, 및 도 4c 는 도 4a 의 4C-4C 선을 따라 취한 단면도.
도 5a 내지 5d 는 본 발명의 선택적인 실시예 3 에 따른 단일 폴리 EPROM 셀 (500) 을 나타낸 도면, 도 5a 는 셀 (500) 의 평면도, 도 5b 는 도 5a 의 5B-5B 선을 따라 취한 단면도, 도 5c 는 도 5a 의 5C-5C 선을 따라 취한 단면도 및 도 5d 는 도 5a 의 5D-5D 선을 따라 취한 단면도.
※ 도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400, 500 : 단일 폴리 EPROM 셀
112 : p형 반도체 재료 114 : 소오스 영역
116 : 드레인 영역 118 : 채널영역
120 : n형 우물 FOX : 필드 산화물 영역
122 : p+ 콘택영역 124 : n+ 콘택영역
126 : PLDD 영역 128 : 제어게이트 영역
130 : 게이트 산화물층 132 : 제어게이트 산화물층
134 : 부동게이트 210 : 터널 산화물층
212 : PLDD 영역 310 : NLDD 영역
410 : n+ 콘택영역 510 : PLDD 영역
도 2a 내지 2c 는 본 발명에 따른 단일 폴리 EPROM 셀(200) 을 설명하는 도면을 나타낸 것이다. 도 2a 는 셀 (200) 의 평면도를 나타낸 것이며, 도 2b 는 도 2a 의 2B-2B 선을 따라 취한 단면도를 나타낸 것이나, 도 2c 는 도 2a 의 2C-2C 선을 따라 취한 단면도를 나타낸 것이다.
도 2a 내지 2c 에 나타낸 바와 같이, EPROM 셀 (200) 은 도 1 의 EPROM 셀 (100) 과 구조적으로 유사하므로, 그들 양 셀에 공통인 구조를 지칭하는데 동일 참조번호를 이용한다.
EPROM 셀 (200) 은 n+ 콘택 영역 (124) 에 대한 필요성이 제거되는 점에서 EPROM 셀 (100) 과 근본적으로 서로 다르다. 또한, 셀 (200) 도 셀 (200) 이 더 작은 PLDD 영역 (212) 을 이용한다는 점에서 셀 (100) 과 서로 다르다. 도 2a 에 나타낸 바와 같이, p+ 콘택 영역 (122) 의 표면이 PLDD 영역 (212) 의 표면과 n형 우물의 표면 양자에 접촉한다.
또한, 부가적으로 셀 (200) 은 실질적으로 더 얇은 터널 산화물 층 (210), 즉, 약 0.5 마이크론 기술에서 약 70Å 두께, 0.35 마이크론 기술에서 55Å 두께를, 셀 (100) 에 의해 이용된 더 두꺼운 제어게이트 산화물 (132), 즉 120Å 및 70Å 을 각각 대신하여, 이용한다.
비교적 얇은 터널 산화물을 이용함으로써, 셀 (200) 은 약 0.8의 n형 우물 대 부동게이트 결합비를 제공한다. 또한, 부동게이트 (134) 에 대하여 p+ 콘택 영역 (122) 을 위치시킴으로 인해, 셀 (200) 은 매우 낮은 0.05 의 p+ 접합에지 대 부동게이트 결합비를 제공한다.
동작시, 셀 (200) 은 약 -6 내지 -7 볼트를 p+ 콘택영역에 인가하여 p형 재료 (112) 를 접지시킴으로서 프로그램된다. 또한, 양 소오스 및 드레인 영역 (114 및 116) 은 접지되거나 부동된다.
그 결과, n형 우물 (120) 의 퍼텐셜이 약 -0.5 볼트로 가해져, p형 재료 (112) 와 n형 우물 접합을 약간 정바이어스시키고, n형 우물과 p+ 콘택 접합을 역바이어스시킨다. (비록 p+ 콘택 영역 (122), n형 우물 (120), 및 p형 재료 (112) 이 기생 쌍극성 트랜지스터를 형성하지만, p형 재료 (112) 의 낮은 도핑으로 인해 쌍극성 작용이 약하다.) 또한, n형 우물 (120) 이 거의 접지이며, n형 우물 대 부동게이트 결합비가 대략 0.8 이므로, 부동게이트 (134) 상의 전압도 접지에 근접한다.
이러한 바이어스 상태하에서, 터널 산화물 층 (210) 을 가로지르는 수직 전기장은 공핍영역이 p+ 콘택영역 (122) 및 PLDD 영역 (212) 에 형성되어지도록 하여, p+ 콘택영역 (122) 및 PLDD 영역 (212) 의 표면에서 퍼텐셜을 증가시킨다.
또한, p+ 영역에서, 수직 전기장은 전자의 밴드간 터널링을 트리거할 수있을 만큼 충분히 커서, 전자가 밸런스 밴드로부터 컨덕션 밴드로 터널통과하여, p+ 영역 (122) 의 표면상에 축적된다. 비록 중요한 밴드간 터널링이 PLDD 영역 (212) 에서 발생하지 않더라도, 열적으로 생성된 전자들이 PLDD 영역 (212) 의 표면상에 축적된다.
그후, 밴드간 전자들이 역 바이어스된 n형 우물과 p+ 콘택 접합의 공핍 영역으로 흘러가, 여기서 공핍영역을 가로지르는 측면 전지장이 전자를 이온화 충돌되도록 가속시켜, 밴드간 열전자들을 생성시킨다.
또한, 공핍영역에서 열적으로 생성된 전자들도 측면전기장에 의해 이온화충돌되도록 가속되어, 열전자들을 생성시킨다. 밴드간 전자 및 열전자 양자는 좀더 많은 전자들을 발생시키는 사태과정을 개시한다. 조금더 많은 부동게이트 (134) 의 퍼텐셜이 이들 열전자들을 끌어당기고, 전자들이 터널 산화물 층 (210) 을 통과하여 부동게이트 (134) 상에 축적되기 시작한다.
따라서, p+ 콘택 영역 (122) 의 표면이 양 PLDD 영역 (212) 과 n형 우물 (120) 의 표면에 접촉되어지도록 PLDD 영역 (212) 을 형성함으로써, 밴드간 전자 및 열전자가 제어게이트 영역 (128) 의 표면에 형성되며, 여기서 대부분의 터널링이 발생되는 것으로 생각된다.
선택적으로는, PLDD 영역 (212) 은 제어게이트 영역 (128) 에 가장 가까운 p+ 콘택 영역 (122) 의 표면이 n형 우물 (120) 에 접촉하지 않도록 형성될 수 있다. 그러나, 이 경우에는, PLDD 과 n형 우물 접합에 결합된 측면 전기장이 낮기 때문에, 낮은 주입 효율이 얻어진다. 또한, p+ 콘택과 n형 우물 접합에서, PLDD 영역의 아래에 형성된 열전자는 PLDD 영역을 통과하여, 터널 산화물층 (210) 을 관통하여야 한다.
열전자의 생성에 더하여, p+ 콘택영역의 표면에서의 밴드간 전자들 및 PLDD 영역 (212) 에서 열적으로 생성된 전자들도 파울러-노드하임 (Fowler-Nordheim) 터널링에 의해 부동게이트 (134) 상으로 주입된다.
예를들어, -7볼트가 p+ 콘택 영역 (122) 에 인가되는 경우, PLDD 영역 (212) 상의 산화물층 (210) 을 가로지르는 전기장은 약 10.0 MV/cm 이다. p+ 콘택영역 (122) 상에 조금더 작은 전기장이 설정된다. 더 높은 산화물 전기장은 p+ 콘택영역 (122) 에 인가되는 전기장을 증가시키거나, 또는 터널 산화물 층 (210) 의 두께를 감소시킴으로써 얻어질 수 있다.
셀 (200) 은 약 5볼트를 p+ 콘택영역 (122) 에 인가시켜 독출되며, 약 1 내지 2 볼트를 드레인 영역 (116) 에 인가시켜 독출된다. 또한, 양 p형 재료 (112) 및 소오스 영역 (114) 이 접지된다.
양의 전압이 p+ 콘택영역 (122) 에 인가되는 경우, 양의 퍼텐셜이 부동게이트 (134) 상에 인가된다. 특히, p+ 콘택영역 (122) 에 인가된 양의 전압은 n형 우물 (120) 의 퍼텐셜을 p+ 콘택영역 (122) 에 인가된 전압에 고정하며, 이 퍼텐셜은 부동게이트 (134) 와 결합하여, 제어게이트 영역 (128) 의 표면에서 공핍영역을 형성하여, 제어게이트 영역 (128) 의 표면에서 퍼텐셜을 감소시킨다.
p+ 콘택 영역 (122) 에 인가된 양의 전압은 PLDD 영역과 n형 우물 접합을 그 표면에서 약간 정바이어스시켜, 홀들이 제어게이트 영역 (128) 의 표면영역으로 주입되어지도록 한다.
셀 (100) 에서와 같이, 주입된 홀들은 제어게이트 표면에서 공핍영역의 깊이를 신속히 감소시켜, 터널 산화물층 (210) 을 가로질러서, 콘택영역 (122) 에 인가된 모든 실질적인 전압을 위치시킨다. 따라서, PLDD 영역 (212) 의 주기능은, 셀 (200) 이 독출되는 경우, 홀의 소오스이다.
따라서, 독출 전압이 p+ 콘택영역 (122) 에 인가될 때, 상술한 메카니즘에 의해, 만약 셀 (200) 이 프로그램되지 않았다면, 드레인 영역 (116) 으로부터 소오스영역 (114) 로 흐르는 채널전류를 생성하기에 충분한 양의 퍼텐셜이 부동게이트 (134) 상에 유도되며, 만약 셀 (200) 이 프로그램되어 있다면, 채널전류를 생성하기에 불충분한 양의 퍼텐셜이 부동게이트 (134) 상에 유도된다.
그후, 셀 (200) 의 논리상태가 드레인 영역 (116) 으로 흐르는 전류의 크기를 기준전류와 비교하여 결정된다. 그러나, 셀 (200) 의 p+ 콘택과 n형 우물 접합에서, 기생 쌍극성 트랜지스터, 즉 p+ 콘택영역 (122), n형 우물 (120) 및 p형 재료 (112) 가 각각 에미터, 베이스 및 컬렉터로서의 쌍극성 작용으로 인해, p+콘택영역 (122) 에서 p형 재료 (112) 로 흐르는 누설전류가 다소 존재할 것이다.
따라서, 단일 폴리 EPROM 셀은 종래 단일 폴리 EPROM 셀에 의해 요구되는 전압의 약 절반, 즉 12 볼트 대 -6 내지 -7볼트인 전압으로 프로그램될 수 있는 것으로 개시되었다.
본 발명의 주요 이점들중의 하나는 밴드간 열전자 주입이 종래 단일 폴리 EPROM 셀을 프로그램하는데 이용된 채널 열전자 프로그램에 비해 약 100 배 더 효율적이라는 점이다. 또한, 종래 단일 폴리 EPROM 셀에 사용된 n+ 콘택을 제거함으로써, 실질적으로 더 작은 셀 레이아웃이 얻어진다.
도 3a 내지 3d 는 본 발명의 선택적인 실시예 1 에 따른 단일 폴리 EPROM 셀 (300) 을 설명하는 일련의 도면을 나타낸 것이다. 도 3a 는 셀 (300) 의 평면도를 나타낸 것이며, 도 3b 는 도 3a 의 3B-3B 선을 따라 취한 단면도를 나타낸 것이고, 도 3c 는 도 3a 의 3C-3C 선을 따라 취한 단면도를 나타낸 것이며, 도 3d 는 도 3a 의 3D-3D 선을 따라 취한 단면도를 나타낸 것이다.
도 3a 내지 3d 에 나타낸 바와 같이, EPROM 셀 (300) 은 도 2a 내지 2c 의 EPROM 셀 (200) 과 구조적으로 유사하므로, 양자의 셀들에 공통인 구조를 지칭하는데 동일한 참조번호를 사용한다. EPROM 셀 (300) 은 NLDD 영역 (310) 을 이용하는 점에서 EPROM 셀 (200) 과 기본적으로 서로 다르다.
셀 (300) 의 동작은 NLDD 영역 (310) 이 p+ 콘택과 NLDD 접합의 공핍영역을 가로질러 존재하는 더 큰 측면 전기장으로 인해, 열전자의 형성을 향상시킨다는 것을 제외하고는 셀 (200) 의 동작과 동일하다. 더 큰 측면 전기장에 의해, 셀 (300) 은 셀 (200) 보다 실질적으로 더 큰 밴드간 전자 및 열전자를 발생시킨다.
도 4a 내지 4c 는 본 발명의 선택적인 실시예 2 에 따른 단일 폴리 EPROM (400) 을 설명하는 일련의 도면을 나타낸 것이다. 도 4a 는 셀 (400) 의 평면도를 나타내며, 도 4b 는 도 4a 의 4B-4B 선을 따라 취한 단면도를 나타내고, 도 4c 는 도 4a 의 4C-4C 선을 따라 취한 단면도를 나타낸 것이다.
도 4a 내지 4c 에 나타낸 바와 같이, EPROM 셀 (400) 은 도 2a 내지 2c 의 EPROM 셀 (200) 과 구조적으로 유사하므로, 양자의 셀들에 공통인 구조를 지칭하는데 동일한 참조번호를 사용한다. EPROM 셀 (400) 이 종래 셀과는 달리, p+ 콘택영역 (122) 로부터 이격된 n+콘택영역 (410) 을 이용하는 점에서 EPROM 셀 (200) 과는 기본적으로 서로 다르다.
동작시, 셀 (400) 은 약 -4볼트를 p+ 콘택영역 (122) 에 인가하여, p형 재료 (112) 를 접지시키고, 약 +4볼트를 n+ 콘택영역 (410) 에 인가함으로써, 프로그램된다. 또한, 소오스 및 드레인 영역 (114 및 116) 양자는 접지되거나 부동된다.
따라서, n+ 콘택영역 (410) 에 인가된 전압이 n형 우물에 위치되어, p형 재료 (112) 와 n형 우물 (120) 접합 및 n형 우물과 p+콘택 접합 양자를 역바이어스시킨다. 따라서, 셀 (400) 에는 셀 (200 및 300) 내에 존재하는 기생 쌍극성 트랜지스터가 제거된다.
또한, n형 우물 (120) 의 퍼텐셜이 약 4볼트이고, n형 우물 대 부동게이트 결합비가 약 0.8 이므로, 부동게이트 (134) 상의 퍼텐셜도 +4볼트에 가까워진다. 따라서, -6 내지 -7 볼트를 단지 p+ 콘택영역 (122) 상에 가하여 셀 (200) 에서 형성된 것과 같이, n+ 콘택영역 (410) 상에 +4볼트를 두고, p+ 콘택영역 (122) 상에 -4볼트를 부여함으로써, 실질적으로 동일한 수직 전기장이 셀 (400) 에 형성된다.
따라서, 셀 (400) 의 터널 산화물 층 (210) 을 가로지르는 수직 전기장은 공핍층이 p+ 콘택영역 (122) 및 PLDD 영역 (212) 에 형성되도록 하여, p+ 콘택영역 (122) 과 PLDD 영역 (212) 의 표면에서 퍼텐셜을 증가시킨다.
또한, 수직 전기장도 셀 (410) 의 p+ 콘택영역 (122) 에서 전자의 밴드간 터널링을 트리거하여 p+ 영역 (122) 의 표면상에 축적할 수 있을 만큼 충분히 크다. 셀 (200) 에서와 같이, 비록 열적으로 발생된 전자들이 PLDD 영역 (212) 상에 축적하더라도, PLDD 영역 (212) 에서는 의미있는 밴드간 터널링이 일어나지 않는다.
그러나, 셀 (400) 과 셀 (200) 사이의 하나의 중요한 차이점은 셀 (400) 이 p+ 콘택영역과 n형 우물 접합을 가로질러 실질적으로 더 큰 역 바이어스를 제공하는 점이다.
따라서, 밴드간 전자들이 역바이어스된 n형 우물과 p+ 콘택 접합의 공핍영역으로 흐르는 경우, 더 강한 셀 (400) 의 측면 전기장은 전자를 좀더 많은 이온화충돌이 일어나도록 가속하여, 더 많은 밴드간 열전자를 형성한다.
또한, 역바이어스된 n형 우물과 p+ 콘택 접합의 공핍영역에서 열적으로 생성된 전자들도 더 많은 이온화 충돌이 발생하도록 더 강한 측면 전기장에 의해 가속되어, 더 많은 열전자들을 형성시킨다. 밴드간 전자와 열전자 둘은 더 많은 열전자를 발생하도록 사태과정을 시작한다. 셀 (200) 에서 처럼, 더 많은 부동게이트 (134) 의 양의 퍼텐셜이 이들 밴드간 열전자 및 열전자을 끌어당겨, 전자들이 터널 산화물 층 (210) 을 통과하여, 부동게이트 (134) 상에 축적하기 시작한다.
또한, 셀 (200) 에서와 같이, p+ 콘택영역 (122) 에서의 밴드간 전자와 PLDD 영역 (212) 의 표면에서 열적으로 생성된 전자도 파울러-노드하임 터널링에 의해 부동게이트 (134) 로 주입된다.
셀 (400) 은 도 1a 내지 1c 의 셀 (100) 과 동일한 방법으로 독출될 수 있거나, 선택적으로는, 도 2a 내지 2c 의 셀 (200) 과 동일한 방법으로 독출될 수 있다. 따라서, 셀 (400) 은 p+ 콘택영역 (122) 과 n+ 콘택영역 (410) 에 동일한 전압, 즉 5볼트를 인가하거나, 또는 p+ 콘택영역 (122) 상에 양의 전압, 즉 5볼트를 인가하고, (드레인 영역 (116) 을 양의 전압, 즉 1 볼트를 인가하고, 소오스 영역 (114) 를 접지시키고) n+ 콘택영역을 부동시킴으로써 독출되어질 수 있다.
도 5a 내지 5d 는 본 발명의 선택적인 실시예 3 에 따른 단일 폴리 EPROM 셀 (500) 을 설명하는 일련의 도면을 나타낸 것이다. 도 a 는 셀 (500) 의 평면도를 나타내며, 도 5b 는 도 5a 의 5B-5B 선을 따라 취한 단면도를 나타내고, 도 5c 는 도 5a 의 5C-5C 의 선을 따라 취한 단면도를 나타내는 반면, 도 5d 는 도 5a 의 5D-5D 선을 따라 취한 단면도를 나타낸 것이다.
도 5a 내지 5d 에 나타낸 바와 같이, EPROM 셀 (500) 은 도 4a 내지 4c 의 EPROM 셀 (400) 과 구조적으로 유사하므로, 양자의 셀들에 공통인 구조를 지칭하는데 동일한 참조번호를 사용한다. EPROM 셀 (500) 은 PLDD 영역 (510) 을 이용하는 점에서 EPROM 셀 (400) 과 기본적으로 서로 다르다.
셀 (500) 의 동작은 p+ 콘택과 NLDD 접합의 공핍영역을 가로질러 존재하는 측면 전기장을 더욱 증가시켜 NLDD 영역 (510) 이 열전자의 형성을 향상시키는 것을 제외하고는 셀 (400) 의 동작과 동일하다.
여기서 설명한 본 발명의 실시예에 대한 여러가지 선택적인 예가 본 발명을 실시하는데 채용될 수 있는 것으로 이해되어야 한다. 따라서, 하기 청구범위는 본 발명의 범주를 정하고, 그 청구범위에 의해서 이들 청구범위의 범주내의 방법과 구조 및 그들의 등가물을 포함되어지도록 하려는 것이다.
종래 단일 폴리 EPROM 셀들은 셀의 제어게이트로서 우물 영역을 이용하고, 또 그 우물영역에 형성되어진 인접한 n+ 및 p+ 콘택 영역을 프로그래밍동안에 그 우물영역을 바이어스시켜 대다수의 캐리어를 우물 영역으로 주입하기 위한 수단으로 이용하나, 본 발명은 이들 콘택 영역들중의 하나를 제거함으로써 단일 폴리 EPROM 셀의 크기를 감소시킬 수 있는 효과가 있다.
또한, 종래 단일 폴리 EPROM 셀들은 큰 양의 전압을 n+ 및 p+ 영역에 인가시켜 프로그램되나, 본 발명은 좀더 작은 음의 전압을 콘택 영역에 인가하여 셀의 부동게이트상으로 캐리어를 주입함으로써, 프로그래밍 동안에 이용되는 전압의 크기를 실질적으로 감소시킬 수 있는 효과가 있다.

Claims (6)

  1. 제 1 도전형의 반도체 재료에 형성된 메모리 셀에 있어서,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 단일 콘택영역;
    상기 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 콘택영역에 인접하게 반도체 재료에 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 적게 도핑된 영역과 상기 분리영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 분리 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제 1 도전형의 반도체 재료에 형성된 메모리셀을 프로그램하는 방법에 있어서,
    상기 메모리 셀이,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 단일 콘택영역;
    상기 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 콘택영역에 인접하게 반도체 재료에 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 소오스 영역, 상기 드레인 영역 및 상기 채널영역으로부터 상기 우물영역을 분리하는 필드 산화물 영역과 상기 적게 도핑된 영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 필드 산화물 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하고,
    상기 단일 콘택 영역에 음의 전압을 인가하는 단계, 및
    상기 반도체 재료를 접지시키는 단계를 포함하는 것을 특징으로 하는 메모리셀 프로그램 방법.
  3. 제 1 도전형의 반도체 재료에 형성된 메모리 셀에 있어서,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 제 1 도전형의 제 1 콘택영역;
    상기 제 1 콘택영역으로부터 이격되어, 상기 우물영역에 형성된 제 2 도전형의 제 2 콘택영역;
    상기 제 1 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 상기 제 1 콘택영역에 인접하게 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 적게 도핑된 영역과 상기 분리영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 분리 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하는 것을 특징으로 하는 메모리 셀.
  4. 제 1 도전형의 반도체 재료에 형성된 메모리 셀을 프로그램하는 방법에 있어서,
    상기 메모리 셀이,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 제 1 도전형의 제 1 콘택영역;
    상기 제 1 콘택영역으로부터 이격되어, 상기 우물영역에 형성된 제 2 도전형의 제 2 콘택영역;
    상기 제 1 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 상기 제 1 콘택영역에 인접하게 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 적게 도핑된 영역과 상기 분리영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 분리 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하고,
    상기 제 1 콘택영역에 음인 제 1 전압을 인가하는 단계; 및
    상기 제 2 콘택영역에 상기 제 1 전압보다 좀더 양인 전압인 제 2 전압을 인가하는 단계; 및
    상기 반도체 재료를 접지시키는 단계를 포함하는 것을 특징으로 하는 메모리셀 프로그램 방법.
  5. 제 1 도전형의 반도체 재료에 형성된 메모리 셀을 독출하는 방법에 있어서,
    상기 메모리 셀이,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 단일 콘택영역;
    상기 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 콘택영역에 인접하게 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 소오스 영역, 상기 드레인 영역 및 상기 채널영역으로부터 상기 우물영역을 분리하는 필드 산화물 영역과 상기 적게 도핑된 영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 필드 산화물 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하고,
    상기 단일 콘택영역에 제 1 양의 전압을 인가하는 단계;
    상기 소오스 영역을 접지시키는 단계;
    상기 드레인 영역에 제 2 양의 전압을 인가하는 단계; 및
    상기 반도체 재료를 접지시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 독출방법.
  6. 제 1 도전형의 반도체 재료에 형성된 메모리 셀을 독출하는 방법에 있어서,
    상기 메모리 셀이,
    반도체 재료에 형성된 제 2 도전형의 소오스 영역;
    반도체 재료에 형성된 제 2 도전형의 드레인 영역;
    소오스 영역과 드레인 영역 사이에 한정된 채널영역;
    표면을 갖고, 반도체 재료에 형성된 제 2 도전형의 우물영역;
    소오스 영역, 드레인 영역 및 채널영역을 상기 우물 영역과 분리하기 위하여 반도체 재료에 형성된 분리영역;
    표면을 갖고, 상기 우물영역에 형성된 제 1 도전형의 제 1 콘택영역;
    상기 제 1 콘택영역으로부터 이격되어, 상기 우물영역에 형성된 제 2 도전형의 제 2 콘택영역;
    상기 제 1 콘택영역의 표면이 상기 우물영역의 표면과 하기 적게 도핑된 영역의 표면에 인접하도록 상기 제 1 콘택영역에 인접하게 형성된 제 1 도전형의 적게 도핑된 영역;
    상기 적게 도핑된 영역과 상기 분리영역 사이에 한정된 제어게이트 영역;
    상기 채널영역에 걸쳐 형성된 게이트 산화물층;
    상기 제어게이트 영역상에 걸쳐 형성된 터널 산화물층; 및
    상기 게이트 산화물층, 터널 산화물층 및 분리 영역의 일부상에 걸쳐 형성된 부동게이트를 포함하고,
    상기 제 1 콘택영역에 음인 제 1 전압을 인가하는 단계;
    상기 제 2 콘택영역에 상기 제 1 전압보다 조금더 양인 제 2 전압을 인가하는 단계;
    상기 소오스 영역에 제 3 전압을 인가하는 단계;
    상기 드레인 영역에 제 4 전압을 인가하는 단계; 및
    상기 반도체 재료를 접지시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 독출방법.
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