JPH0621100A - Ｍｅｓｆｅｔを含む半導体装置およびその製造方法 - Google Patents
Ｍｅｓｆｅｔを含む半導体装置およびその製造方法Info
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- JPH0621100A JPH0621100A JP17841792A JP17841792A JPH0621100A JP H0621100 A JPH0621100 A JP H0621100A JP 17841792 A JP17841792 A JP 17841792A JP 17841792 A JP17841792 A JP 17841792A JP H0621100 A JPH0621100 A JP H0621100A
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- mesfet
- electrode
- annealing
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Abstract
(57)【要約】
【目的】 簡易な構造でかつ入出力特性の直線性がよ
く、飽和出力も高く、さらに雑音指数の高いＭＥＳＦＥ
Ｔを提供する。 【構成】 ドレイン層３、ソース層４およびチャネル領
域５をアニールする際、水素を多量に含みそれほど緻密
ではないＳｉＮ膜をＧａＡｓ基板２の表面に形成して、
Ｎ2雰囲気中でアニールを行なう。これにより、ＧａＡ
ｓ基板２の表面の酸素が還元除去される。また、ドレイ
ン電極１３、ソース電極１４およびゲート電極１５を形
成する部分だけアニール膜６を開口する。 【効果】 基板表面の表面準位を低減し表面空乏層を薄
くできる。
く、飽和出力も高く、さらに雑音指数の高いＭＥＳＦＥ
Ｔを提供する。 【構成】 ドレイン層３、ソース層４およびチャネル領
域５をアニールする際、水素を多量に含みそれほど緻密
ではないＳｉＮ膜をＧａＡｓ基板２の表面に形成して、
Ｎ2雰囲気中でアニールを行なう。これにより、ＧａＡ
ｓ基板２の表面の酸素が還元除去される。また、ドレイ
ン電極１３、ソース電極１４およびゲート電極１５を形
成する部分だけアニール膜６を開口する。 【効果】 基板表面の表面準位を低減し表面空乏層を薄
くできる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＥＳＦＥＴに関す
るものであり、特にその入出力特性の向上に関するもの
である。
るものであり、特にその入出力特性の向上に関するもの
である。
【０００２】
【従来の技術】今日、基板の材質としてＧａＡｓ（ガリ
ウム・ヒ素）を用いたＭＥＳＦＥＴ（METAL SEMICONDUC
TOR FEILD EFFECT TRANSISTOR)が知られている。ＧａＡ
ｓ結晶中においては、電子の移動速度が高速である。し
たがって、基板の材質としてシリコンを用いた場合と比
較して、ＧａＡｓＭＥＳＦＥＴは高速動作性に優れてい
るという特性を有する。
ウム・ヒ素）を用いたＭＥＳＦＥＴ（METAL SEMICONDUC
TOR FEILD EFFECT TRANSISTOR)が知られている。ＧａＡ
ｓ結晶中においては、電子の移動速度が高速である。し
たがって、基板の材質としてシリコンを用いた場合と比
較して、ＧａＡｓＭＥＳＦＥＴは高速動作性に優れてい
るという特性を有する。
【０００３】図４に、ＭＥＳＦＥＴ31を示す。ＭＥＳＦ
ＥＴ31においては、ＧａＡｓ基板２内にともにｎ+形で
あるドレイン層３およびソース層４が形成されている。
ドレイン層３、ソース層４の上部には、各々オーミック
のドレイン電極１３、ソース電極１４が設けられてい
る。
ＥＴ31においては、ＧａＡｓ基板２内にともにｎ+形で
あるドレイン層３およびソース層４が形成されている。
ドレイン層３、ソース層４の上部には、各々オーミック
のドレイン電極１３、ソース電極１４が設けられてい
る。
【０００４】ドレイン層３、ソース層４の間はチャネル
領域５である。チャネル領域５の上部には、ゲート電極
１５が設けられている。ゲート電極１５はチャネル領域
５と接触して設けられている。したがって、この接触面
にはショットキ障壁が形成されている。
領域５である。チャネル領域５の上部には、ゲート電極
１５が設けられている。ゲート電極１５はチャネル領域
５と接触して設けられている。したがって、この接触面
にはショットキ障壁が形成されている。
【０００５】つぎに図５を用いて、ＭＥＳＦＥＴ31の動
作原理を説明する。ゲート電極１５に０Ｖを印加した場
合のチャネル領域５の状態を、同図Ａに示す。ここか
ら、ＧａＡｓ基板２に接地電位、ゲート電極１５にマイ
ナスの電位を与え、ＧａＡｓ基板２とゲート電極１５間
の電圧を大きくして行くと同図Ｂに示すように空乏層が
拡大する。このように、ゲート電極１５に所定の電圧を
印加することにより、ゲート電極１５下部の空乏層が拡
大して、ドレイン層３・ソース層４間の電流を制御する
ことができる。
作原理を説明する。ゲート電極１５に０Ｖを印加した場
合のチャネル領域５の状態を、同図Ａに示す。ここか
ら、ＧａＡｓ基板２に接地電位、ゲート電極１５にマイ
ナスの電位を与え、ＧａＡｓ基板２とゲート電極１５間
の電圧を大きくして行くと同図Ｂに示すように空乏層が
拡大する。このように、ゲート電極１５に所定の電圧を
印加することにより、ゲート電極１５下部の空乏層が拡
大して、ドレイン層３・ソース層４間の電流を制御する
ことができる。
【０００６】ゲート電極１５に印加するゲート電圧Ｖg
とドレイン・ソース間の電流ＩDSの関係を図６Ａ，Ｂに
示す。ゲート電圧Ｖgを変化させることにより、ゲート
電極１５下部の空乏層の拡大度を変化させることができ
る。したがって、同図Ｂに示すように、ゲート電圧Ｖg
によって、ドレイン・ソース間の電流ＩDSを制御するこ
とができる。
とドレイン・ソース間の電流ＩDSの関係を図６Ａ，Ｂに
示す。ゲート電圧Ｖgを変化させることにより、ゲート
電極１５下部の空乏層の拡大度を変化させることができ
る。したがって、同図Ｂに示すように、ゲート電圧Ｖg
によって、ドレイン・ソース間の電流ＩDSを制御するこ
とができる。
【０００７】
【発明が解決しようとする課題】しかし、上記のような
ＭＥＳＦＥＴ３１においては、次のような問題があっ
た。ＧａＡｓ基板２のチャネル領域５の表面付近は、表
面準位が固定されている（以下ピンニング（PINNING)と
いう）。このピンニングにより、チャネル領域５のゲー
ト電極直下以外の部分の空乏層の厚みが固定されてしま
う。空乏層の厚みの固定化は、つぎのような現象を招
く。
ＭＥＳＦＥＴ３１においては、次のような問題があっ
た。ＧａＡｓ基板２のチャネル領域５の表面付近は、表
面準位が固定されている（以下ピンニング（PINNING)と
いう）。このピンニングにより、チャネル領域５のゲー
ト電極直下以外の部分の空乏層の厚みが固定されてしま
う。空乏層の厚みの固定化は、つぎのような現象を招
く。
【０００８】図５Ｃに示すように、ゲート電極１５に印
加する電圧を高くするにつれて、ゲート電極１５下部の
空乏層の厚みβは薄くなる。しかし、それ以外の領域の
空乏層の厚みαは、表面準位が高く固定されているた
め、ある程度の厚みで固定されている。したがって、ゲ
ート電圧Ｖgを高くしてゲート電極１５下部の空乏層の
厚みβを薄くしても、これに比例して電流ＩDSが増加し
ない。すなわち、図６Ｂのγに示すように、ゲート電圧
Ｖgが高くなるにつれて、電流ＩDSの増加率が低くなっ
てしまう。
加する電圧を高くするにつれて、ゲート電極１５下部の
空乏層の厚みβは薄くなる。しかし、それ以外の領域の
空乏層の厚みαは、表面準位が高く固定されているた
め、ある程度の厚みで固定されている。したがって、ゲ
ート電圧Ｖgを高くしてゲート電極１５下部の空乏層の
厚みβを薄くしても、これに比例して電流ＩDSが増加し
ない。すなわち、図６Ｂのγに示すように、ゲート電圧
Ｖgが高くなるにつれて、電流ＩDSの増加率が低くなっ
てしまう。
【０００９】すなわち、入出力特性の直線性が悪く、飽
和出力も低くなる。また、雑音指数は、gm（ＩDS／Ｖ
g）と反比例関係にあるので、雑音指数も大きくなって
しまう。 このような問題を解決する為、図７に示すよ
うに構造が提案されている。同図Ａは、ＬＤＤ（Lightl
y Doped Drain）構造とよばれている。この方法は、空
乏層は、不純物濃度が濃いほど薄くなることを利用した
ものある。ゲート電極１５下部以外の領域２５、２６の
不純物濃度を濃く形成して、これにより領域２５、２６
の空乏層の厚みαを、ゲート電極１５下部の空乏層の厚
みβに比べて薄くしようとするものである。このような
構造を採用することにより、領域２５、２６の空乏層の
厚みαの影響を低くしようとするものである。このよう
に、ゲート電圧Ｖgを高くしていった場合、電流ＩDSも
それにつれて増加する。
和出力も低くなる。また、雑音指数は、gm（ＩDS／Ｖ
g）と反比例関係にあるので、雑音指数も大きくなって
しまう。 このような問題を解決する為、図７に示すよ
うに構造が提案されている。同図Ａは、ＬＤＤ（Lightl
y Doped Drain）構造とよばれている。この方法は、空
乏層は、不純物濃度が濃いほど薄くなることを利用した
ものある。ゲート電極１５下部以外の領域２５、２６の
不純物濃度を濃く形成して、これにより領域２５、２６
の空乏層の厚みαを、ゲート電極１５下部の空乏層の厚
みβに比べて薄くしようとするものである。このような
構造を採用することにより、領域２５、２６の空乏層の
厚みαの影響を低くしようとするものである。このよう
に、ゲート電圧Ｖgを高くしていった場合、電流ＩDSも
それにつれて増加する。
【００１０】また、同図Ｂにリセス構造を示す。この構
造は、ゲート電極１５を形成する領域を、発生する空乏
層の分だけエッチングすることにより、ゲート電極１５
下部以外の領域に、たとえ表面空乏層が形成されても、
その影響を抑えようとするものである。
造は、ゲート電極１５を形成する領域を、発生する空乏
層の分だけエッチングすることにより、ゲート電極１５
下部以外の領域に、たとえ表面空乏層が形成されても、
その影響を抑えようとするものである。
【００１１】しかし、このような方法による解決は、構
造が複雑となり、製造工程も複雑となる。
造が複雑となり、製造工程も複雑となる。
【００１２】この発明は、上記のような問題点を解決
し、簡易な構造でかつ入出力特性の直線性がよく、飽和
出力も高く、さらに雑音指数の小さいＭＥＳＦＥＴを含
む半導体装置を提供することを目的とする。
し、簡易な構造でかつ入出力特性の直線性がよく、飽和
出力も高く、さらに雑音指数の小さいＭＥＳＦＥＴを含
む半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１にかかるＭＥＳ
ＦＥＴを含む半導体装置の製造方法は、半絶縁性半導体
基板内に素子領域を形成する工程、前記半導体基板上に
水素を多量に含んだアニール膜を形成する工程、不活性
ガスを用いて前記素子領域をアニールする工程、前記ア
ニール膜を除去する工程、前記半導体基板上にゲート電
極、ソース電極およびドレイン電極を形成する工程、前
記半導体基板、ゲート電極、ソース電極およびドレイン
電極を保護する保護膜を形成する工程を備えたことを特
徴とする。
ＦＥＴを含む半導体装置の製造方法は、半絶縁性半導体
基板内に素子領域を形成する工程、前記半導体基板上に
水素を多量に含んだアニール膜を形成する工程、不活性
ガスを用いて前記素子領域をアニールする工程、前記ア
ニール膜を除去する工程、前記半導体基板上にゲート電
極、ソース電極およびドレイン電極を形成する工程、前
記半導体基板、ゲート電極、ソース電極およびドレイン
電極を保護する保護膜を形成する工程を備えたことを特
徴とする。
【００１４】請求項２にかかるＭＥＳＦＥＴを含む半導
体装置の製造方法は、半絶縁性半導体基板内に素子領域
を形成する工程、前記半導体基板上に水素を多量に含ん
だアニール膜を形成する工程、不活性ガスを用いて前記
素子領域をアニールする工程、前記アニール膜を選択的
に除去して、前記半導体基板表面を露出する工程、露出
された前記半導体基板表面にゲート電極、ソース電極お
よびドレイン電極を形成する工程を備えたことを特徴と
する。
体装置の製造方法は、半絶縁性半導体基板内に素子領域
を形成する工程、前記半導体基板上に水素を多量に含ん
だアニール膜を形成する工程、不活性ガスを用いて前記
素子領域をアニールする工程、前記アニール膜を選択的
に除去して、前記半導体基板表面を露出する工程、露出
された前記半導体基板表面にゲート電極、ソース電極お
よびドレイン電極を形成する工程を備えたことを特徴と
する。
【００１５】請求項３にかかるＭＥＳＦＥＴを含む半導
体装置の製造方法は、請求項１または請求項２のＭＥＳ
ＦＥＴを含む半導体装置の製造方法において、前記アニ
ール膜を形成した後、前記素子領域を形成することを特
徴とする。
体装置の製造方法は、請求項１または請求項２のＭＥＳ
ＦＥＴを含む半導体装置の製造方法において、前記アニ
ール膜を形成した後、前記素子領域を形成することを特
徴とする。
【００１６】請求項４にかかるＭＥＳＦＥＴを含む半導
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。
【００１７】
【作用】請求項１、請求項２または請求項３にかかるＭ
ＥＳＦＥＴを含む半導体装置の製造方法においては、半
導体基板上に水素を多量に含んだアニール膜を形成した
後、不活性ガスを用いて前記素子領域をアニールをおこ
なう。したがって、アニールする際に、酸化された基板
表面を、アニール膜に含まれている水素によって還元す
ることができる。これにより、基板表面の表面準位を低
減し、発生する空乏層の厚みを薄くすることができる。
ＥＳＦＥＴを含む半導体装置の製造方法においては、半
導体基板上に水素を多量に含んだアニール膜を形成した
後、不活性ガスを用いて前記素子領域をアニールをおこ
なう。したがって、アニールする際に、酸化された基板
表面を、アニール膜に含まれている水素によって還元す
ることができる。これにより、基板表面の表面準位を低
減し、発生する空乏層の厚みを薄くすることができる。
【００１８】さらに、請求項２にかかるＭＥＳＦＥＴを
含む半導体装置の製造方法においては、前記アニール膜
を選択的に除去して、半導体基板表面を露出させ、露出
された半導体基板表面にゲート電極、ソース電極および
ドレイン電極を形成する。したがって、還元した半導体
基板表面を保護することができる。
含む半導体装置の製造方法においては、前記アニール膜
を選択的に除去して、半導体基板表面を露出させ、露出
された半導体基板表面にゲート電極、ソース電極および
ドレイン電極を形成する。したがって、還元した半導体
基板表面を保護することができる。
【００１９】請求項４にかかるＭＥＳＦＥＴを含む半導
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。したがって、半導体基板表面を保護しつつ、ゲー
ト電極、ソース電極およびドレイン電極を形成すること
ができる。
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。したがって、半導体基板表面を保護しつつ、ゲー
ト電極、ソース電極およびドレイン電極を形成すること
ができる。
【００２０】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に示すように、ＭＥＳＦＥＴ１においては、Ｇ
ａＡｓ基板２内にともにｎ+形であるドレイン層３およ
びソース層４が形成されている。ドレイン層３、ソース
層４の上部には、各々ドレイン電極１３、ソース電極１
４が設けられている。
る。図１に示すように、ＭＥＳＦＥＴ１においては、Ｇ
ａＡｓ基板２内にともにｎ+形であるドレイン層３およ
びソース層４が形成されている。ドレイン層３、ソース
層４の上部には、各々ドレイン電極１３、ソース電極１
４が設けられている。
【００２１】ドレイン層３、ソース層４の間はｎ形のチ
ャネル領域５である。チャネル領域５の上部には、チャ
ネル領域５と接触してゲート電極１５が設けられてい
る。ドレイン電極１３、ソース電極１４、およびゲート
電極１５が形成されていない基板表面は、アニール膜６
で覆われている。さらに、ドレイン電極１３、ソース電
極１４、ゲート電極１５、およびアニール膜６は、保護
膜であるパッシベーション膜１８で覆われている。
ャネル領域５である。チャネル領域５の上部には、チャ
ネル領域５と接触してゲート電極１５が設けられてい
る。ドレイン電極１３、ソース電極１４、およびゲート
電極１５が形成されていない基板表面は、アニール膜６
で覆われている。さらに、ドレイン電極１３、ソース電
極１４、ゲート電極１５、およびアニール膜６は、保護
膜であるパッシベーション膜１８で覆われている。
【００２２】なお、本実施例においては、ドレイン層
３、ソース層４、およびチャネル領域５で素子領域を形
成している。
３、ソース層４、およびチャネル領域５で素子領域を形
成している。
【００２３】つぎに、ＭＥＳＦＥＴ１の製造方法を図
２、図３を用いて説明する。まず、半絶縁性半導体基板
を用意する。本実施例においては、クロム（Ｃｒ）が
０．４〜０．６wtppm含んだＧａＡｓ基板を用いた。
２、図３を用いて説明する。まず、半絶縁性半導体基板
を用意する。本実施例においては、クロム（Ｃｒ）が
０．４〜０．６wtppm含んだＧａＡｓ基板を用いた。
【００２４】つぎに、図２Ａに示すように、ＧａＡｓ基
板２の表面に、アニール膜６を形成する。アニール膜６
は後工程で高温でアニールを行なう際、ＧａＡｓ基板中
のＡｓが解離しないようにする為、形成されるものであ
る。本実施例においては、ＥＣＲ法（エレクトロサイク
ロ共鳴法）を用いてアニール膜６を形成した。その条件
として、使用マイクロ波の周波数は２．４５ＧＨｚ、使
用ガスとしてSiH4、N2を流量比１対１で供給し、操作圧
力は０．２５ｐａ、基板温度30℃とした。このような条
件でアニール膜６を形成することにより、水素を多量に
含み、それほど緻密ではないＳｉＮ（窒化シリコン）膜
が形成される。
板２の表面に、アニール膜６を形成する。アニール膜６
は後工程で高温でアニールを行なう際、ＧａＡｓ基板中
のＡｓが解離しないようにする為、形成されるものであ
る。本実施例においては、ＥＣＲ法（エレクトロサイク
ロ共鳴法）を用いてアニール膜６を形成した。その条件
として、使用マイクロ波の周波数は２．４５ＧＨｚ、使
用ガスとしてSiH4、N2を流量比１対１で供給し、操作圧
力は０．２５ｐａ、基板温度30℃とした。このような条
件でアニール膜６を形成することにより、水素を多量に
含み、それほど緻密ではないＳｉＮ（窒化シリコン）膜
が形成される。
【００２５】つぎに、ＧａＡｓ基板２の表面に、フォト
レジスト２１を塗布し、同図Ｂのようにパターンニング
し、同図Ｂに示すように開口部２２ａ，２２ｂを形成す
る。その後、基板表面からＳｉ+をイオン注入をする。
本実施例においては、加速エネルギー５０ＫｅＶ、ドー
ズ量４〜６＊１０12ｃｍ-2と加速エネルギー１７０Ｋｅ
Ｖ、ドーズ量１．５〜２．０＊１０13ｃｍ-2の条件で、
イオン注入を行なった。このようにして、ともにｎ+形
であるドレイン層３およびソース層４が形成される。
レジスト２１を塗布し、同図Ｂのようにパターンニング
し、同図Ｂに示すように開口部２２ａ，２２ｂを形成す
る。その後、基板表面からＳｉ+をイオン注入をする。
本実施例においては、加速エネルギー５０ＫｅＶ、ドー
ズ量４〜６＊１０12ｃｍ-2と加速エネルギー１７０Ｋｅ
Ｖ、ドーズ量１．５〜２．０＊１０13ｃｍ-2の条件で、
イオン注入を行なった。このようにして、ともにｎ+形
であるドレイン層３およびソース層４が形成される。
【００２６】同図Ｂのフォトレジスト２１を除去し、新
たにＧａＡｓ基板２の表面に、フォトレジスト２３を塗
布し、同図Ｃのようにパターンニングし、開口部２４を
形成する。その後、基板表面からＳｉ+をイオン注入を
行なう。本実施例においては、加速エネルギー２０〜５
０ＫｅＶでイオン注入を行なった。なお、Ｓｉ+のドー
プ量は、目的とするピンチオフ電圧に合せて決定すれば
よい。このようにして、ｎ形であるチャネル領域５が形
成される。
たにＧａＡｓ基板２の表面に、フォトレジスト２３を塗
布し、同図Ｃのようにパターンニングし、開口部２４を
形成する。その後、基板表面からＳｉ+をイオン注入を
行なう。本実施例においては、加速エネルギー２０〜５
０ＫｅＶでイオン注入を行なった。なお、Ｓｉ+のドー
プ量は、目的とするピンチオフ電圧に合せて決定すれば
よい。このようにして、ｎ形であるチャネル領域５が形
成される。
【００２７】つぎに、同図Ｃのフォトレジスト２３を除
去したのち、図３Ａに示すように、ｎ+形であるドレイ
ン層３およびソース層４、ｎ形であるチャネル領域５の
アニールを行なう。本実施例においては、Ｎ2雰囲気中
で８００℃で２０分間行なった。
去したのち、図３Ａに示すように、ｎ+形であるドレイ
ン層３およびソース層４、ｎ形であるチャネル領域５の
アニールを行なう。本実施例においては、Ｎ2雰囲気中
で８００℃で２０分間行なった。
【００２８】このように、アニール膜として水素を多量
に含みそれほど緻密ではないＳｉＮ膜を用いて、Ｎ2雰
囲気中でアニールを行なうことにより、ＧａＡｓ基板２
の表面の酸素が還元除去される。これにより、ＧａＡｓ
基板２の表面準位が低減される。また、アニール膜６
は、このようなアニールを行なうことにより、アニール
後非常に緻密な膜となり、外界から酸素が侵入すること
を防止する。
に含みそれほど緻密ではないＳｉＮ膜を用いて、Ｎ2雰
囲気中でアニールを行なうことにより、ＧａＡｓ基板２
の表面の酸素が還元除去される。これにより、ＧａＡｓ
基板２の表面準位が低減される。また、アニール膜６
は、このようなアニールを行なうことにより、アニール
後非常に緻密な膜となり、外界から酸素が侵入すること
を防止する。
【００２９】つぎに、アニール膜６の上に、ドレイン電
極１３およびソース電極１４形成用のレジストパターン
を形成した後、アニール膜６の一部をリアクティブイオ
ンエッチング（ＲＩＥ）し、開口部を形成する。その
後、ＡｕＧｅＮｉ（金・ゲルマニウム・ニッケル）を４
００ｎｍの厚みで蒸着するとともに、リフトオフにより
ドレイン電極１３およびソース電極１４形成部分以外の
金属を取り除く。その後、シンタリングを行なうことに
より、ドレイン電極１３およびソース電極１４を形成す
る（図３Ｂ）。このようなシンタリングを行なうことに
より、ＡｕＧｅＮｉを一体化することができる。なお、
本実施例においては、シンタリングは、Ｎ2雰囲気中で
４５０℃で５分間行なった。
極１３およびソース電極１４形成用のレジストパターン
を形成した後、アニール膜６の一部をリアクティブイオ
ンエッチング（ＲＩＥ）し、開口部を形成する。その
後、ＡｕＧｅＮｉ（金・ゲルマニウム・ニッケル）を４
００ｎｍの厚みで蒸着するとともに、リフトオフにより
ドレイン電極１３およびソース電極１４形成部分以外の
金属を取り除く。その後、シンタリングを行なうことに
より、ドレイン電極１３およびソース電極１４を形成す
る（図３Ｂ）。このようなシンタリングを行なうことに
より、ＡｕＧｅＮｉを一体化することができる。なお、
本実施例においては、シンタリングは、Ｎ2雰囲気中で
４５０℃で５分間行なった。
【００３０】つぎに、ゲート電極１５形成用のレジスト
パターンを形成した後、アニール膜６の一部をリアクテ
ィブイオンエッチング（ＲＩＥ）し、開口部を形成す
る。その後、ゲート金属を蒸着し、リフトオフを行な
い、さらにダメージ回復の熱処理を行なうことにより、
ゲート電極１３を形成する。本実施例においては、ゲー
ト金属として、Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ
（金）を各々１００ｎｍ／５０ｎｍ／２５０ｎｍで形成
した。なお、ゲート電極１３はその他、Ｔｉ（チタン）
／Ａｌ（アルミニウム）を各々５０ｎｍ／３５０ｎｍ，
またはＡｌ（アルミニウム）／Ｔｉ（チタン）／Ａｌ
（アルミニウム）を各々２５０ｎｍ／５０ｎｍ／１００
ｎｍで形成してもよい。
パターンを形成した後、アニール膜６の一部をリアクテ
ィブイオンエッチング（ＲＩＥ）し、開口部を形成す
る。その後、ゲート金属を蒸着し、リフトオフを行な
い、さらにダメージ回復の熱処理を行なうことにより、
ゲート電極１３を形成する。本実施例においては、ゲー
ト金属として、Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ
（金）を各々１００ｎｍ／５０ｎｍ／２５０ｎｍで形成
した。なお、ゲート電極１３はその他、Ｔｉ（チタン）
／Ａｌ（アルミニウム）を各々５０ｎｍ／３５０ｎｍ，
またはＡｌ（アルミニウム）／Ｔｉ（チタン）／Ａｌ
（アルミニウム）を各々２５０ｎｍ／５０ｎｍ／１００
ｎｍで形成してもよい。
【００３１】このように、ドレイン電極１３、ソース電
極１４およびゲート電極１５を形成する部分だけアニー
ル膜６を開口することによって、より確実に外界からの
酸素の侵入を防止することができる。
極１４およびゲート電極１５を形成する部分だけアニー
ル膜６を開口することによって、より確実に外界からの
酸素の侵入を防止することができる。
【００３２】最後に、パッシベーション膜１８で、ドレ
イン電極１３、ソース電極１４、ゲート電極１５および
アニール膜６を覆う。本実施例においては、プラズマＣ
ＶＤ法を用いて、ＳｉＮ膜でパッシベーション膜１８を
形成した。付着条件としては、温度300〜400℃にて、Si
H4：NH3：N2＝１：２：１０の流量比でSiH4、NH3、およ
びN2を使用ガスして供給し、操作圧力は、０．３５〜
０．４５Ｔｏｒｒ（トル）とした。このような条件で、
パッシベーション膜１８を形成することにより、緻密な
ＳｉＮ膜を形成することができる。このように、パッシ
ベーション膜１８を緻密なＳｉＮ膜を形成することによ
り、外部から重金属等が侵入するのを防止することがで
きる。
イン電極１３、ソース電極１４、ゲート電極１５および
アニール膜６を覆う。本実施例においては、プラズマＣ
ＶＤ法を用いて、ＳｉＮ膜でパッシベーション膜１８を
形成した。付着条件としては、温度300〜400℃にて、Si
H4：NH3：N2＝１：２：１０の流量比でSiH4、NH3、およ
びN2を使用ガスして供給し、操作圧力は、０．３５〜
０．４５Ｔｏｒｒ（トル）とした。このような条件で、
パッシベーション膜１８を形成することにより、緻密な
ＳｉＮ膜を形成することができる。このように、パッシ
ベーション膜１８を緻密なＳｉＮ膜を形成することによ
り、外部から重金属等が侵入するのを防止することがで
きる。
【００３３】なお、本実施例においては、アニール膜６
を形成してからドレイン層３、ソース層４およびチャネ
ル領域５を形成している。しかし、アニール膜６は、ド
レイン層３、ソース層４およびチャネル領域５を、アニ
ールする前であればどの段階で形成してもよい。
を形成してからドレイン層３、ソース層４およびチャネ
ル領域５を形成している。しかし、アニール膜６は、ド
レイン層３、ソース層４およびチャネル領域５を、アニ
ールする前であればどの段階で形成してもよい。
【００３４】また、本実施例においては、半絶縁性半導
体基板として、クロム（Ｃｒ）を０．４〜０．６wtppm
含んだＧａＡｓ基板を用いたが、特にこれに限られるこ
となく、ＩｎＰ（インジウム・リン）等を用いてもよ
い。
体基板として、クロム（Ｃｒ）を０．４〜０．６wtppm
含んだＧａＡｓ基板を用いたが、特にこれに限られるこ
となく、ＩｎＰ（インジウム・リン）等を用いてもよ
い。
【００３５】なお、本実施例においては、Ｎ形トランジ
スタで説明したが、Ｐ形トランジスタに採用してもよ
い。また、本実施例においてはトランジスタ単体として
説明したが、ＭＥＳＦＥＴを含む集積回路として構成し
てもよい。
スタで説明したが、Ｐ形トランジスタに採用してもよ
い。また、本実施例においてはトランジスタ単体として
説明したが、ＭＥＳＦＥＴを含む集積回路として構成し
てもよい。
【００３６】
【発明の効果】請求項１、請求項２または請求項３にか
かるＭＥＳＦＥＴを含む半導体装置の製造方法において
は、半導体基板上に水素を多量に含んだアニール膜を形
成した後、不活性ガスを用いて前記素子領域をアニール
をおこなう。したがって、基板表面に発生する表面空乏
層を薄くすることができる。これにより、簡易な構造で
かつ入出力特性の直線性がよく、飽和出力も高く、さら
に雑音指数の小さいＭＥＳＦＥＴを含む半導体装置を提
供することができる。
かるＭＥＳＦＥＴを含む半導体装置の製造方法において
は、半導体基板上に水素を多量に含んだアニール膜を形
成した後、不活性ガスを用いて前記素子領域をアニール
をおこなう。したがって、基板表面に発生する表面空乏
層を薄くすることができる。これにより、簡易な構造で
かつ入出力特性の直線性がよく、飽和出力も高く、さら
に雑音指数の小さいＭＥＳＦＥＴを含む半導体装置を提
供することができる。
【００３７】さらに、請求項２にかかるＭＥＳＦＥＴを
含む半導体装置の製造方法においては、前記アニール膜
を選択的に除去して、半導体基板表面を露出させ、露出
された半導体基板表面にゲート電極、ソース電極および
ドレイン電極を形成する。したがって、還元した半導体
基板表面を保護することができる。これにより、半導体
基板表面を良好な状態で保持できるＭＥＳＦＥＴを含む
半導体装置を提供することができる。
含む半導体装置の製造方法においては、前記アニール膜
を選択的に除去して、半導体基板表面を露出させ、露出
された半導体基板表面にゲート電極、ソース電極および
ドレイン電極を形成する。したがって、還元した半導体
基板表面を保護することができる。これにより、半導体
基板表面を良好な状態で保持できるＭＥＳＦＥＴを含む
半導体装置を提供することができる。
【００３８】請求項４にかかるＭＥＳＦＥＴを含む半導
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。したがって、半導体基板表面を保護しつつ、ゲー
ト電極、ソース電極およびドレイン電極を形成すること
ができる。これにより、半導体基板表面を良好な状態で
保持できるＭＥＳＦＥＴを含む半導体装置を提供するこ
とができる。
体装置は、ゲート電極、ソース電極およびドレイン電極
が形成されていない前記半導体基板表面に、前記素子領
域をアニールするアニール膜を残存させることを特徴と
する。したがって、半導体基板表面を保護しつつ、ゲー
ト電極、ソース電極およびドレイン電極を形成すること
ができる。これにより、半導体基板表面を良好な状態で
保持できるＭＥＳＦＥＴを含む半導体装置を提供するこ
とができる。
【図１】本発明にかかるＭＥＳＦＥＴ１を示す図であ
る。
る。
【図２】ＭＥＳＦＥＴ１の製造過程を示す図である。
【図３】ＭＥＳＦＥＴ１の製造過程を示す図である。
【図４】従来のＭＥＳＦＥＴ31を示す図である。
【図５】チャネル領域５の空乏層の状態を示す図であ
る。
る。
【図６】ゲート電圧Ｖgと電流ＩDSとの関係を示す図で
ある。
ある。
【図７】ＬＤＤ構造、リセス構造のＭＥＳＦＥＴを示す
図である。
図である。
２・・・ＧａＡｓ基板 ３・・・ドレイン層 ４・・・ソース層 ５・・・チャネル領域 １３・・・ドレイン電極 １４・・・ソース電極 １５・・・ゲート電極 １８・・・パッシベーション膜
Claims (4)
- 【請求項１】半絶縁性半導体基板内に素子領域を形成す
る工程、 前記半導体基板上に水素を多量に含んだアニール膜を形
成する工程、 不活性ガスを用いて前記素子領域をアニールする工程、 前記アニール膜を除去する工程、 前記半導体基板上にゲート電極、ソース電極およびドレ
イン電極を形成する工程、 前記半導体基板、ゲート電極、ソース電極およびドレイ
ン電極を保護する保護膜を形成する工程、 を備えたＭＥＳＦＥＴを含む半導体装置の製造方法。 - 【請求項２】半絶縁性半導体基板内に素子領域を形成す
る工程、 前記半導体基板上に水素を多量に含んだアニール膜を形
成する工程、 不活性ガスを用いて前記素子領域をアニールする工程、 前記アニール膜を選択的に除去して、前記半導体基板表
面を露出する工程、 露出された前記半導体基板表面にゲート電極、ソース電
極およびドレイン電極を形成する工程、 を備えたＭＥＳＦＥＴを含む半導体装置の製造方法。 - 【請求項３】請求項１または請求項２のＭＥＳＦＥＴを
含む半導体装置の製造方法において、 前記アニール膜を形成した後、前記素子領域を形成する
こと、 を特徴とするＭＥＳＦＥＴを含む半導体装置の製造方
法。 - 【請求項４】半絶縁性半導体基板内に形成された素子領
域、 前記半導体基板表面に形成されたゲート電極、ソース電
極およびドレイン電極、 を備えたＭＥＳＦＥＴを含む半導体装置において、 前記ゲート電極、ソース電極およびドレイン電極が形成
されていない前記半導体基板表面に、前記素子領域をア
ニールするアニール膜を残存させること、 を特徴とするＭＥＳＦＥＴを含む半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17841792A JPH0621100A (ja) | 1992-07-06 | 1992-07-06 | Ｍｅｓｆｅｔを含む半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17841792A JPH0621100A (ja) | 1992-07-06 | 1992-07-06 | Ｍｅｓｆｅｔを含む半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621100A true JPH0621100A (ja) | 1994-01-28 |
Family
ID=16048137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17841792A Pending JPH0621100A (ja) | 1992-07-06 | 1992-07-06 | Ｍｅｓｆｅｔを含む半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189213A (ja) * | 2005-12-13 | 2007-07-26 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
-
1992
- 1992-07-06 JP JP17841792A patent/JPH0621100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189213A (ja) * | 2005-12-13 | 2007-07-26 | Cree Inc | 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法 |
| US9318594B2 (en) | 2005-12-13 | 2016-04-19 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers |
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