JPH06209051A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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Abstract
(57)【要約】
【目的】 部品取付精度の向上、部品付作業の削減を図
る。 【構成】 半導体用パッケージを構成している部品のう
ちの、外部取出用パターン１３を施しているアルミナ基
板１２上に、出力整合回路パターン１３ａを、同時に同
一ペーストを用いて外部取出用パターン１３と一体に印
刷形成し、パッケージを構成する。 【効果】 高周波性能の安定化、パッケージを構成する
部品のコストを低減できる。
る。 【構成】 半導体用パッケージを構成している部品のう
ちの、外部取出用パターン１３を施しているアルミナ基
板１２上に、出力整合回路パターン１３ａを、同時に同
一ペーストを用いて外部取出用パターン１３と一体に印
刷形成し、パッケージを構成する。 【効果】 高周波性能の安定化、パッケージを構成する
部品のコストを低減できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体用パッケージ
に関し、特に送信段高周波高出力増幅器用ＩＣのパッケ
ージ構造に関するものである。
に関し、特に送信段高周波高出力増幅器用ＩＣのパッケ
ージ構造に関するものである。
【０００２】
【従来の技術】図４は従来のパッケージの斜視図、図５
は図４の展開斜視図（リードは図示せず）、図６(a),
(b) はそのパッケージへの素子の実装平面図、及びＸ−
Ｘ断面図を示す。
は図４の展開斜視図（リードは図示せず）、図６(a),
(b) はそのパッケージへの素子の実装平面図、及びＸ−
Ｘ断面図を示す。
【０００３】図において、１は金属またはメタライズが
形成（図示せず）されたアルミナ等のベース板、２は外
部リード取付用、及びパッケージ内部に収納された半導
体素子等からの金線等を接続するためのアルミナ等の基
板、３は該基板２上に形成された、外部リードと接続さ
れる外部出力端子パターンのメタライズ、４は外部リー
ド、５はパッケージシールのためのセラミック枠、６，
７は半導体素子、８は出力整合回路基板、９は回路整合
用のコンデンサ、１０は金線等の金属細線、１１は半導
体素子接合用のＡｎＳｎ等の半田または樹脂である。
形成（図示せず）されたアルミナ等のベース板、２は外
部リード取付用、及びパッケージ内部に収納された半導
体素子等からの金線等を接続するためのアルミナ等の基
板、３は該基板２上に形成された、外部リードと接続さ
れる外部出力端子パターンのメタライズ、４は外部リー
ド、５はパッケージシールのためのセラミック枠、６，
７は半導体素子、８は出力整合回路基板、９は回路整合
用のコンデンサ、１０は金線等の金属細線、１１は半導
体素子接合用のＡｎＳｎ等の半田または樹脂である。
【０００４】図４，図５において、従来の半導体用パッ
ケージは、ベース板１とタングステン等のメタライズ３
が形成されたアルミナ等の基板２、外部リード４、及び
セラミック枠５がＡｇロー付、焼成等により接着され、
その後Ｎｉ，Ａｕ等の仕上げめっきが金属部及びメタラ
イズ部に施され、形成される。ベース板１は、Ｃｕ，Ｃ
ｕＷ等の金属または、アルミナ等のセラミックで構成さ
れ、セラミックの場合セラミックの表面１ａ，裏面１ｃ
にタングステン等のメタライズが施され、表裏面の導通
には、セラミック側面１ｂへのメタライズ、スルーホー
ル部１ｄのメタライズ等が使用される。
ケージは、ベース板１とタングステン等のメタライズ３
が形成されたアルミナ等の基板２、外部リード４、及び
セラミック枠５がＡｇロー付、焼成等により接着され、
その後Ｎｉ，Ａｕ等の仕上げめっきが金属部及びメタラ
イズ部に施され、形成される。ベース板１は、Ｃｕ，Ｃ
ｕＷ等の金属または、アルミナ等のセラミックで構成さ
れ、セラミックの場合セラミックの表面１ａ，裏面１ｃ
にタングステン等のメタライズが施され、表裏面の導通
には、セラミック側面１ｂへのメタライズ、スルーホー
ル部１ｄのメタライズ等が使用される。
【０００５】図６(a),(b) において、半導体素子６，７
はＧａＡｓ等の化合物ＩＣであり、出力整合回路基板８
は、アルミナ表裏全面に薄膜でＡｕのメタライズが施さ
れ、その表面がエッチングされてパターンが形成される
ことによって形成される。
はＧａＡｓ等の化合物ＩＣであり、出力整合回路基板８
は、アルミナ表裏全面に薄膜でＡｕのメタライズが施さ
れ、その表面がエッチングされてパターンが形成される
ことによって形成される。
【０００６】半導体素子６，７、及び出力整合回路基板
８はパッケージ内のベース板１上にＡｕＳｎ等の半田１
１により接着され、出力整合回路基板８上には回路整合
等用のコンデンサ９が接着され、その後半導体素子６，
７、出力整合回路基板８の各々の電極と、アルミナ等の
基板２上に施されたメタライズ３とが、金線等の金属細
線１０により接続され、外部リード４の各端子へ電気的
に接続される。その後セラミック枠体５，上面５ａ部に
施されたメタライズを介して金属等のフタ（図示せず）
が、ＡｕＳｎシーム溶接等により接着され、封止され
る。
８はパッケージ内のベース板１上にＡｕＳｎ等の半田１
１により接着され、出力整合回路基板８上には回路整合
等用のコンデンサ９が接着され、その後半導体素子６，
７、出力整合回路基板８の各々の電極と、アルミナ等の
基板２上に施されたメタライズ３とが、金線等の金属細
線１０により接続され、外部リード４の各端子へ電気的
に接続される。その後セラミック枠体５，上面５ａ部に
施されたメタライズを介して金属等のフタ（図示せず）
が、ＡｕＳｎシーム溶接等により接着され、封止され
る。
【０００７】
【発明が解決しようとする課題】従来のパッケージへの
半導体素子等の実装は、以上のように構成されているの
で、半導体素子、出力整合回路基板のパッケージ内への
接着時、該半導体素子、出力整合回路基板の位置ズレが
発生しやすく、これにより半導体素子６，７上の電極位
置、出力整合回路基板８上の整合回路パターンの位置
と、パッケージ上の外部リード４に接続されたアルミナ
基板２上のメタライズ３との間の距離が一定せず、各々
を接続する金線１０の長さがバラツキ、性能の不安定、
低下を招き、歩留りが低下する等の問題があった。
半導体素子等の実装は、以上のように構成されているの
で、半導体素子、出力整合回路基板のパッケージ内への
接着時、該半導体素子、出力整合回路基板の位置ズレが
発生しやすく、これにより半導体素子６，７上の電極位
置、出力整合回路基板８上の整合回路パターンの位置
と、パッケージ上の外部リード４に接続されたアルミナ
基板２上のメタライズ３との間の距離が一定せず、各々
を接続する金線１０の長さがバラツキ、性能の不安定、
低下を招き、歩留りが低下する等の問題があった。
【０００８】また、出力整合回路基板８は薄膜であるた
め、パッケージを含めデバイス全体のコストが高くなる
という問題があった。
め、パッケージを含めデバイス全体のコストが高くなる
という問題があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、各部品を位置精度よく取りつ
けることができ、かつ低コストとすることのできる半導
体用パッケージを得ることを目的とする。
るためになされたもので、各部品を位置精度よく取りつ
けることができ、かつ低コストとすることのできる半導
体用パッケージを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体用
パッケージは、出力整合回路パターンの基板に、外部リ
ードと接続される外部出力端子パターンを同時に印刷し
たアルミナ基板を用い、ベース板、セラミック枠体、外
部リード等を、該アルミナ基板に対してＡｇロー付、焼
成することにより、接着して形成するようにしたもので
ある。
パッケージは、出力整合回路パターンの基板に、外部リ
ードと接続される外部出力端子パターンを同時に印刷し
たアルミナ基板を用い、ベース板、セラミック枠体、外
部リード等を、該アルミナ基板に対してＡｇロー付、焼
成することにより、接着して形成するようにしたもので
ある。
【００１１】また、この発明に係る半導体パッケージ
は、上記出力整合回路パターンと上記外部出力端子パタ
ーンをメタライズを介して導通させたものである。
は、上記出力整合回路パターンと上記外部出力端子パタ
ーンをメタライズを介して導通させたものである。
【００１２】また、この発明に係る半導体パッケージ
は、上記出力整合回路パターンと上記外部出力端子パタ
ーンを分離して形成したものである。
は、上記出力整合回路パターンと上記外部出力端子パタ
ーンを分離して形成したものである。
【００１３】
【作用】この発明においては、パッケージの出力整合回
路パターン部を、メタライズにより、外部リードにつな
がる外部出力端子パターンと同一基板上に印刷形成する
ので、該出力整合回路パターンをパッケージ内に位置精
度良く設けることが可能となる。
路パターン部を、メタライズにより、外部リードにつな
がる外部出力端子パターンと同一基板上に印刷形成する
ので、該出力整合回路パターンをパッケージ内に位置精
度良く設けることが可能となる。
【００１４】また、本発明においては、出力整合回路パ
ターン部を外部出力端子パターンと同一基板上に設ける
ため、出力整合回路基板をなくすことが可能となり、デ
バイスは低コストとなる。
ターン部を外部出力端子パターンと同一基板上に設ける
ため、出力整合回路基板をなくすことが可能となり、デ
バイスは低コストとなる。
【００１５】
実施例１．図１は本発明の一実施例による半導体用パッ
ケージの斜視図、図２は図１の展開斜視図（リードは図
示せず）、図３(a),(b) は本パッケージへの素子の実装
平面図、及びＹ−Ｙ断面図を示す。
ケージの斜視図、図２は図１の展開斜視図（リードは図
示せず）、図３(a),(b) は本パッケージへの素子の実装
平面図、及びＹ−Ｙ断面図を示す。
【００１６】図１，図２，図３(a),(b) において、１は
金属またはメタライズが形成（図示せず）されたアルミ
ナ等のベース板、４は外部リード、５はパッケージシー
ルのためのセラミック枠、６，７は半導体素子、１０は
金線等の金属細線、１１は半導体素子接合用のＡｎＳｎ
等の半田または樹脂、１２は本発明のアルミナ基板、１
３は外部リード４取出のための、および内部半導体素子
よりの金線１０を接続するためのメタライズ、１３ａは
出力整合回路パターンである。
金属またはメタライズが形成（図示せず）されたアルミ
ナ等のベース板、４は外部リード、５はパッケージシー
ルのためのセラミック枠、６，７は半導体素子、１０は
金線等の金属細線、１１は半導体素子接合用のＡｎＳｎ
等の半田または樹脂、１２は本発明のアルミナ基板、１
３は外部リード４取出のための、および内部半導体素子
よりの金線１０を接続するためのメタライズ、１３ａは
出力整合回路パターンである。
【００１７】図１，図２において、アルミナ基板１２上
には、外部リード取出用メタライズ１３と、出力整合回
路パターン部１３ａとが、同時にタングステン等のペー
ストで印刷されている。また、出力整合回路パターン１
３ａと外部リード取出しパターン１３とは、前記印刷時
に接続される。このアルミナ基板１２と、外部リード
４、ベース板１、セラミック枠５とがＡｇロー付、焼成
により接着され、その後仕上げのＮｉ，Ａｕめっきが出
力整合回路パターン部１３ａを含んで、金属部、メタラ
イズ部に施され、本実施例の半導体用パッケージが形成
される。
には、外部リード取出用メタライズ１３と、出力整合回
路パターン部１３ａとが、同時にタングステン等のペー
ストで印刷されている。また、出力整合回路パターン１
３ａと外部リード取出しパターン１３とは、前記印刷時
に接続される。このアルミナ基板１２と、外部リード
４、ベース板１、セラミック枠５とがＡｇロー付、焼成
により接着され、その後仕上げのＮｉ，Ａｕめっきが出
力整合回路パターン部１３ａを含んで、金属部、メタラ
イズ部に施され、本実施例の半導体用パッケージが形成
される。
【００１８】図３において、半導体素子６，７はアルミ
ナ基板１２の空間部１２ａを介してＡｕＳｎ１１等によ
りベース板１へ接着する。その後、半導体素子６，７と
アルミナ基板１２上の出力整合回路パターン部１３ａと
が金線１０により接続され、また回路整合用のコンデン
サ９と出力整合回路パターン部１３ａとが金線１０によ
り接続される。その後の封止は、従来と同様の工程で行
われる。
ナ基板１２の空間部１２ａを介してＡｕＳｎ１１等によ
りベース板１へ接着する。その後、半導体素子６，７と
アルミナ基板１２上の出力整合回路パターン部１３ａと
が金線１０により接続され、また回路整合用のコンデン
サ９と出力整合回路パターン部１３ａとが金線１０によ
り接続される。その後の封止は、従来と同様の工程で行
われる。
【００１９】このように本実施例１においては、出力整
合回路パターン１３ａと外部リード取り出しパターン１
３を同一のアルミナ基板１２上に設けたことにより、出
力整合回路基板の位置決めが不要となり、出力整合回路
パターン１３ａの位置精度の高い取付が可能となる。ま
た、従来のような薄い出力整合回路基板をなくすことが
可能となり、デバイスを低コストとすることができる。
合回路パターン１３ａと外部リード取り出しパターン１
３を同一のアルミナ基板１２上に設けたことにより、出
力整合回路基板の位置決めが不要となり、出力整合回路
パターン１３ａの位置精度の高い取付が可能となる。ま
た、従来のような薄い出力整合回路基板をなくすことが
可能となり、デバイスを低コストとすることができる。
【００２０】実施例２．図７は本発明の一実施例による
半導体用パッケージを示し、図において、図３と同一の
符号は同一または相当する部分を示し、１３ｂは出力整
合回路パターン部である。
半導体用パッケージを示し、図において、図３と同一の
符号は同一または相当する部分を示し、１３ｂは出力整
合回路パターン部である。
【００２１】本実施例２においては、外部リード取出部
１３と、出力整合回路パターン部１３ｂは接続されず、
独立したメタライズ部としてアルミナ基板１２上に同時
に印刷されている。本実施例２においても、上記実施例
１と同様の効果を得ることができる。
１３と、出力整合回路パターン部１３ｂは接続されず、
独立したメタライズ部としてアルミナ基板１２上に同時
に印刷されている。本実施例２においても、上記実施例
１と同様の効果を得ることができる。
【００２２】
【発明の効果】以上のように、この発明にかかる半導体
用パッケージによれば、出力整合回路部を外部取出用ア
ルミナ基板上のメタライズと同時に印刷形成することに
より、出力整合回路パターンの位置精度の向上を図るこ
とができ、性能の安定したデバイスを歩留りよく得られ
る効果がある。またこれにより出力整合回路基板が不要
となり、安価なパッケージを得ることができる効果があ
る。
用パッケージによれば、出力整合回路部を外部取出用ア
ルミナ基板上のメタライズと同時に印刷形成することに
より、出力整合回路パターンの位置精度の向上を図るこ
とができ、性能の安定したデバイスを歩留りよく得られ
る効果がある。またこれにより出力整合回路基板が不要
となり、安価なパッケージを得ることができる効果があ
る。
【図１】本発明の一実施例による半導体用パッケージの
斜視図。
斜視図。
【図２】図１の半導体用パッケージの展開斜視図。
【図３】図１の半導体用パッケージの実装図（図(a) ）
及びその断面図（図(b) ）。
及びその断面図（図(b) ）。
【図４】従来の半導体用パッケージの斜視図。
【図５】図４の半導体用パッケージの展開斜視図。
【図６】図４の半導体用パッケージの実装図（図(a) ）
及びその断面図（図(b) ）。
及びその断面図（図(b) ）。
【図７】本発明の実施例２による半導体用パッケージを
示す図。
示す図。
１ ベース板 １ａ ベース板表面 １ｂ ベース板側面 １ｃ ベース板裏面 １ｄ スルーホール ２ アルミナ基板 ３ アルミナ基板上メタライズ ４ 外部リード ５ セラミック枠体 ６，７ 半導体素子 ８ 出力整合回路基板 ９ コンデンサ １０ 金線 １１ ＡｕＳｎ半田 １２ 本発明のアルミナ基板 １２ａ 空間部 １３ 本発明のアルミナ基板上メタライズ １３ａ 出力整合回路パターン １３ｂ 出力整合回路パターン
【手続補正書】
【提出日】平成６年３月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図において、１は金属またはメタライズが
形成（図示せず）されたアルミナ等のベース板、２は外
部リード取付用、及びパッケージ内部に収納された半導
体素子等からの金線等を接続するためのアルミナ等の基
板、３は該基板２上に形成された、外部リードと接続さ
れる外部出力端子パターンのメタライズ、４は外部リー
ド、５はパッケージシールのためのセラミック枠、６，
７は半導体素子、８は出力整合回路基板、９は回路整合
用のコンデンサ、１０は金線等の金属細線、１１は半導
体素子接合用のＡｕＳｎ等の半田または樹脂である。
形成（図示せず）されたアルミナ等のベース板、２は外
部リード取付用、及びパッケージ内部に収納された半導
体素子等からの金線等を接続するためのアルミナ等の基
板、３は該基板２上に形成された、外部リードと接続さ
れる外部出力端子パターンのメタライズ、４は外部リー
ド、５はパッケージシールのためのセラミック枠、６，
７は半導体素子、８は出力整合回路基板、９は回路整合
用のコンデンサ、１０は金線等の金属細線、１１は半導
体素子接合用のＡｕＳｎ等の半田または樹脂である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】半導体素子６，７、及び出力整合回路基板
８はパッケージ内のベース板１上にＡｕＳｎ等の半田１
１により接着され、出力整合回路基板８上には回路整合
等用のコンデンサ９が接着され、その後半導体素子６，
７、出力整合回路基板８の各々の電極と、アルミナ等の
基板２上に施されたメタライズ３とが、金線等の金属細
線１０により接続され、外部リード４の各端子へ電気的
に接続される。その後セラミック枠体５，上面５ａ部に
施されたメタライズを介して金属等のフタ（図示せず）
が、ＡｕＳｎを用いた半田，及びシーム溶接等により接
着され、封止される。
８はパッケージ内のベース板１上にＡｕＳｎ等の半田１
１により接着され、出力整合回路基板８上には回路整合
等用のコンデンサ９が接着され、その後半導体素子６，
７、出力整合回路基板８の各々の電極と、アルミナ等の
基板２上に施されたメタライズ３とが、金線等の金属細
線１０により接続され、外部リード４の各端子へ電気的
に接続される。その後セラミック枠体５，上面５ａ部に
施されたメタライズを介して金属等のフタ（図示せず）
が、ＡｕＳｎを用いた半田，及びシーム溶接等により接
着され、封止される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【発明が解決しようとする課題】従来のパッケージへの
半導体素子等の実装は、以上のように構成されているの
で、半導体素子、出力整合回路基板のパッケージ内への
接着時、該半導体素子、出力整合回路基板の位置ズレが
発生しやすく、これにより半導体素子６，７上の電極位
置、出力整合回路基板８上の整合回路パターンの位置
と、パッケージ上の外部リード４に接続されたアルミナ
基板２上のメタライズ３との間の距離が一定せず、各々
を接続する金線１０の長さがばらつき、性能の不安定、
低下を招き、歩留りが低下する等の問題があった。
半導体素子等の実装は、以上のように構成されているの
で、半導体素子、出力整合回路基板のパッケージ内への
接着時、該半導体素子、出力整合回路基板の位置ズレが
発生しやすく、これにより半導体素子６，７上の電極位
置、出力整合回路基板８上の整合回路パターンの位置
と、パッケージ上の外部リード４に接続されたアルミナ
基板２上のメタライズ３との間の距離が一定せず、各々
を接続する金線１０の長さがばらつき、性能の不安定、
低下を招き、歩留りが低下する等の問題があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】図１，図２，図３(a),(b) において、１は
金属またはメタライズが形成（図示せず）されたアルミ
ナ等のベース板、４は外部リード、５はパッケージシー
ルのためのセラミック枠、６，７は半導体素子、１０は
金線等の金属細線、１１は半導体素子接合用のＡｕＳｎ
等の半田または樹脂、１２は本発明のアルミナ基板、１
３は外部リード４取出のための、および内部半導体素子
よりの金線１０を接続するためのメタライズ、１３ａは
出力整合回路パターンである。
金属またはメタライズが形成（図示せず）されたアルミ
ナ等のベース板、４は外部リード、５はパッケージシー
ルのためのセラミック枠、６，７は半導体素子、１０は
金線等の金属細線、１１は半導体素子接合用のＡｕＳｎ
等の半田または樹脂、１２は本発明のアルミナ基板、１
３は外部リード４取出のための、および内部半導体素子
よりの金線１０を接続するためのメタライズ、１３ａは
出力整合回路パターンである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】図１，図２において、アルミナ基板１２上
には、外部リード取出用メタライズ１３と、出力整合回
路パターン部１３ａとが、同時にタングステン，Ｍｏ−
Ｍｎ等のペーストで印刷されている。また、出力整合回
路パターン１３ａと外部リード取出しパターン１３と
は、前記印刷時に接続される。このアルミナ基板１２
と、外部リード４、ベース板１、セラミック枠５とがＡ
ｇロー付、焼成により接着され、その後仕上げのＮｉ，
Ａｕめっきが出力整合回路パターン部１３ａを含んで、
金属部、メタライズ部に施され、本実施例の半導体用パ
ッケージが形成される。
には、外部リード取出用メタライズ１３と、出力整合回
路パターン部１３ａとが、同時にタングステン，Ｍｏ−
Ｍｎ等のペーストで印刷されている。また、出力整合回
路パターン１３ａと外部リード取出しパターン１３と
は、前記印刷時に接続される。このアルミナ基板１２
と、外部リード４、ベース板１、セラミック枠５とがＡ
ｇロー付、焼成により接着され、その後仕上げのＮｉ，
Ａｕめっきが出力整合回路パターン部１３ａを含んで、
金属部、メタライズ部に施され、本実施例の半導体用パ
ッケージが形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】このように本実施例１においては、出力整
合回路パターン１３ａと外部リード取り出しパターン１
３を同一のアルミナ基板１２上に設けたことにより、出
力整合回路基板の位置決めが不要となり、出力整合回路
パターン１３ａの位置精度の高い取付が可能となる。ま
た、出力整合回路パターン１３ａと外部リード取り出し
パターン１３とを接続した状態で印刷形成することがで
きるから、従来のような薄膜の出力整合回路基板をなく
すことが可能となり、デバイスを低コストとすることが
できる。
合回路パターン１３ａと外部リード取り出しパターン１
３を同一のアルミナ基板１２上に設けたことにより、出
力整合回路基板の位置決めが不要となり、出力整合回路
パターン１３ａの位置精度の高い取付が可能となる。ま
た、出力整合回路パターン１３ａと外部リード取り出し
パターン１３とを接続した状態で印刷形成することがで
きるから、従来のような薄膜の出力整合回路基板をなく
すことが可能となり、デバイスを低コストとすることが
できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】本実施例２においては、外部リード取出部
１３と、出力整合回路パターン部１３ｂは接続されず、
独立したメタライズ部としてアルミナ基板１２上に同時
に印刷されている。本実施例２においても、上記実施例
１と同様の効果を得ることができる。なお、上記各実施
例においては、基板１２の材料としてアルミナを用いる
ようにしたが、窒化アルミニウム，Ｃｕ，Ｃｕ−Ｗを用
いるようにしても同様の効果を得ることができる。ま
た、上記各実施例においては出力整合回路パターン１３
ａ，１３ｂをタングステン等を印刷することにより形成
した場合について説明したが、本発明は印刷を行う代わ
りにＣｕ箔をはりつけて上記パターンを形成するように
した場合についても適用でき、上記各実施例と同様の効
果を得ることができる。
１３と、出力整合回路パターン部１３ｂは接続されず、
独立したメタライズ部としてアルミナ基板１２上に同時
に印刷されている。本実施例２においても、上記実施例
１と同様の効果を得ることができる。なお、上記各実施
例においては、基板１２の材料としてアルミナを用いる
ようにしたが、窒化アルミニウム，Ｃｕ，Ｃｕ−Ｗを用
いるようにしても同様の効果を得ることができる。ま
た、上記各実施例においては出力整合回路パターン１３
ａ，１３ｂをタングステン等を印刷することにより形成
した場合について説明したが、本発明は印刷を行う代わ
りにＣｕ箔をはりつけて上記パターンを形成するように
した場合についても適用でき、上記各実施例と同様の効
果を得ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】
【発明の効果】以上のように、この発明にかかる半導体
用パッケージによれば、出力整合回路部を外部リード取
出用アルミナ基板上のメタライズと同時に印刷形成する
ことにより、出力整合回路パターンの位置精度の向上を
図ることができ、性能の安定したデバイスを歩留りよく
得られる効果がある。またこれにより出力整合回路基板
が不要となり、安価なパッケージを得ることができる効
果がある。
用パッケージによれば、出力整合回路部を外部リード取
出用アルミナ基板上のメタライズと同時に印刷形成する
ことにより、出力整合回路パターンの位置精度の向上を
図ることができ、性能の安定したデバイスを歩留りよく
得られる効果がある。またこれにより出力整合回路基板
が不要となり、安価なパッケージを得ることができる効
果がある。
Claims (5)
- 【請求項１】 Ｃｕ、Ｃｕ−Ｗ、窒化アルミニウム、ま
たは、アルミナで構成されるベース基板と、該ベース基
板上に外部リードを挟んで接着されるセラミック枠体と
を備えてなる半導体用パッケージにおいて、 上記ベース基板とセラミック枠体との間に、その表面に
上記外部リードにつながる外部出力端子パターン及び出
力整合回路パターンを形成してなるセラミック板を介挿
されていることを特徴とする半導体用パッケージ。 - 【請求項２】 請求項１記載の半導体用パッケージにお
いて、 上記出力整合回路パターンがＷ，Ｍｏ−Ｍｎのペースト
で形成されていることを特徴とする半導体用パッケー
ジ。 - 【請求項３】 請求項１記載の半導体用パッケージにお
いて、 上記出力整合回路パターンがＣｕ箔の貼り付けで形成さ
れていることを特徴とする半導体用パッケージ。 - 【請求項４】 請求項２または３記載の半導体用パッケ
ージにおいて、 上記出力整合回路パターンが、上記外部リードにつなが
る外部出力端子パターンとメタライズを介して導通され
ていることを特徴とする半導体用パッケージ。 - 【請求項５】 請求項２または３記載の半導体用パッケ
ージにおいて、 上記出力整合回路パターンと、上記外部リードにつなが
る外部出力端子パターンとが分離されていることを特徴
とする半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001506A JPH06209051A (ja) | 1993-01-08 | 1993-01-08 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001506A JPH06209051A (ja) | 1993-01-08 | 1993-01-08 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209051A true JPH06209051A (ja) | 1994-07-26 |
Family
ID=11503368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5001506A Pending JPH06209051A (ja) | 1993-01-08 | 1993-01-08 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6217930B1 (en) | 1999-02-24 | 2001-04-17 | Cultor Food Science, Inc. | Betaine and bakery products |
-
1993
- 1993-01-08 JP JP5001506A patent/JPH06209051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6217930B1 (en) | 1999-02-24 | 2001-04-17 | Cultor Food Science, Inc. | Betaine and bakery products |
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