JPH0620401A - データ再生装置 - Google Patents

データ再生装置

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JPH0620401A
JPH0620401A JP2423693A JP2423693A JPH0620401A JP H0620401 A JPH0620401 A JP H0620401A JP 2423693 A JP2423693 A JP 2423693A JP 2423693 A JP2423693 A JP 2423693A JP H0620401 A JPH0620401 A JP H0620401A
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JP2423693A
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Donald T Best
ベスト ドナルド
Alvin Schultz
シュルツ アルヴィン
Richard C Carickhoff
カリックホフ リチャード
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】 【目的】 ビットストリームからデータを再生するに当
たり、データブロックとは異なる０と１の個数の比を有
する特定パターンを迅速かつ正確に認識する。 【構成】 パターン認識回路10は、ビットストリームを
受信するシフトレジスタ22と、その中の１の個数をカウ
ントするユニタリ加算器24と、この個数と記憶装置28か
らの値とを比較するコンパレータ26とを具える。パター
ン認識回路10でプレアンブルパターンが認識されると、
シンクロナイザへの制御信号が変化し、クロック発生器
はビット同期に引き込まれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ伝送及び記録の
分野に関するものである。さらに詳しくは、制御情報を
与えるビットパターンを介してインターリーブされた一
連のコード化されたデータストリームを受信又は検索す
る装置に関するものである。データストリームの一部が
既知の特定パターンの一部と一致することがあるという
事実により、特定なパターンの識別は、しばしば複雑な
ものとなっている。
【０００２】
【従来の技術】このような特性を示すビットストリーム
の１つとして、磁気再生ヘッドからの信号がある。装置
の小型化又はコストの低減を図るために、ヘッドから読
み出されるビット伝達速度が、与えられた周波数に対し
てほぼ同期する（ビット伝達速度に近いが同一でない周
波数）ことだけが要求されるとき、通常ローカルクロッ
クをヘッドからのビット伝達速度に同期させる必要があ
る。データパターンはしばしば２進値（後述するように
１と０）の不規則なパターンを有するので、クロック同
期を取るために、特に記録の最初にはテープに沿って周
期的にプレアンブルパターンを挿入しているのが一般的
である。
【０００３】特に、高い記憶密度を達成するために、１
と０の比が１とは大きく異なるような符号でデータがコ
ード化されるときには、同期を取ろうとする瞬間のヘッ
ドからのビット伝達速度と著しく異なる周波数をクロッ
クが有する場合、クロックの同期を取ることは困難にな
る。一般に同期を行うにはフェーズ・ロックド・ループ
が設けられているが、この場合、もしデータ伝送中に受
信器がビットストリームを受信を開始するか、又はデー
タブロックの途中でテープ再生装置が高速走行するか、
テープの途中まで反対方向に走行してから再生速度を元
に戻すような場合には、正確な周波数の分周波に対して
誤って同期が取られる可能性がある。
【０００４】クロック同期を取る目的で挿入されたプレ
アンブルパターンに対してビット同期を取ることは最速
かつ最も正確であるので、このパターンは１と０とが交
互に配置されたものから構成されている。このパターン
では、パターンがそれほど長くなくても識別は比較的容
易である。パターンの終端は、単純な交互の配列から変
化していることによりきわめて容易に識別される。キャ
リア周波数を高周波数で変調するデータ伝送の分野にお
いても、上述したプレアンブルパターンは０と１の平均
の数が等しいので、好ましい。このように０と１の平均
の数が等しいと、復調回路での平均直流レベルをなくす
ことができる。
【０００５】識別されなければならない他の特定なパタ
ーンとしては、データ終端パターンがある。このような
パターンは、特にビットストリームにギャップが存在し
ないときには、関連のないデータ配列の間で使用しても
よい。
【０００６】非常に高い記録密度で、かつ、誤り訂正さ
れるビットの頻度が非常に少なく、長手方向に多数の平
行なトラックを有する1/4 インチサイズの磁気テープを
用いて記録及び再生を行うに当たり、QIC Development
Standard, revision E, Jan.17,1990(Quarter-Inch Car
tridge Drive Standards,Inc.of Santa Barbara,Califo
rnia 発行) で提案されているデータコードは、いわゆ
る(1,7) コードである( 以下「QIC 規格」という）。ビ
ットストリームサンプルが十分長い場合又はデータがラ
ンダムに配列されている場合には、このコードは１の個
数の平均が０の個数の平均の約2.3 倍である("Monte Ca
rlo Analysis of Recording Codes,"Paul K.Davis,IEEE
Trans. on Magnetics,Vol.MAG-20,No.5，Sept.1984 ;
"Stanstical Properties of Selected Recording Code
s" Tomas D.Howell,IBM Journal of R&D Vol.33,No.1 J
an. 1989 参照) 。この規格では、１個の１と７個の０
の連なりからなるデータ終端のバーストを使用すること
ができる。これらは認識つまり識別は容易であると思わ
れるが、読み出し又は再生がデータ終端のバーストスト
リングが現れる十分前のデータエリアで開始される場合
にはそれほど容易ではない。その結果ローカルクロック
はビットストリームに同期されず、デコーダもまた個々
のバイト、ブロック、又はフレームに同期されない。
【０００７】
【発明が解決しようとする課題】QIC 規格では、データ
のブロックはそれぞれプレアンブルで始まる。１個のフ
レーム内のすべてのブロックは、ギャップなしに記録さ
れ、フレームもまた互いに隣接して記録される。したが
って与えられたトラックに沿ってはギャップは全く存在
しない。これは「シームレス」記録として知られてい
る。しかしながら、プレアンブル及びデータ終端のパタ
ーンを認識するには、データブロックの始端及び終端を
識別することが不可欠となる。
【０００８】QIC 規格によれば、通常のプレアンブルは
最短の長さが13バイトと定義されている。したがってプ
レアンブルの一部が他の目的で使用される必要がある場
合、識別は確実かつ速く行われなければならない。同時
に、プレアンブルを確実に認識できる程度の大きな容量
を有するコンパレータを使用する場合には、特に読み取
りヘッドからの情報ビットストリーム内の誤りが少ない
にも拘らず、膨大な量の計算容量及び時間を必要とす
る。同様に、正確なビットパターンを比較することによ
ってデータ終端パターンを認識する場合でも、誤りが少
ないにも拘らず認識することが非常に困難であることは
明らかである。
【０００９】「頭出し」が生じたとき、つまり、テープ
の走行を停止し、逆方向に走行し、その後再び順方向に
走行するとき、同期の問題は最も重要なものとなる。頭
出しは、様々な原因により生じうるが、例えばその原因
の１つとして、ホストコンピュータが処理可能なデータ
の量と同じ量のデータを短時間に受け入れた場合が挙げ
られる。この場合、その結果としてテープが逆方向に走
行する間に、さらにデータを受け入れられる態勢とな
る。シームレス記録では、テープが再び順方向に走行す
るとき、テープ駆動時の読み取りヘッドがデータ、プレ
アンブル、データ終端、又は他の制御パターンのいずれ
かの上に位置するかどうかを予測することができる。こ
れらの状況下では、(1,7) コードのようなコードを採用
したときフェーズ・ロックド・ループはプレアンブルパ
ターンの分周波に同期し始める可能性がある。この(1,
7) コードでは、コード化された０の長いストリングを
有する数多くの可能なビット列を具え、したがって分周
波への同期がより起こりやすくなる。
【００１０】上記QIC 規格コードでは、シームレス方式
を採用してもこの問題は生じない。最も一般的なQIC テ
ープ駆動では、いわゆる4/5 GCR コードを使用して記録
を行うが、この場合クロック周波数が分周波にロックさ
れる可能性は実質的にゼロである。さらに従来公知の1/
2 インチデジタルテープ駆動では、シームレス記録を行
わないのでコード化の方法に関係なくこのような問題は
生じない。1/2 インチデジタルテープ駆動は、記録間に
記録されていない又は消去されたギャップを有するよう
に設計されている。データ再生装置（フェーズ・ロック
ド・ループを含む）では、ギャップの後には必ずプレア
ンブルがあり、ギャップを認識することができるので、
常に正確な同期を取ることができる。したがってこの問
題は、(1,7) コードのように効率の高いチャネルコード
を伴ってシームレス記録を行う連続走行テープ駆動に特
有のものである。QIC 規格及び他の規格でこれらのコー
ドを用いるのが好ましい理由は、与えられた領域表面に
著しく大量のデータを蓄積することができるからであ
る。一方、同期の問題の解決策の代案としては、シーム
レス記録を行わずに記録ブロック間にギャップを設ける
ことが挙げられるが、この場合テープの記録容量が減少
し、このコードを使用することにより得られる効果がな
くなる。
【００１１】本発明は、以上の問題点を解決するもので
あり、同期又はデータ終端の認識の問題を解決する一方
で、大量の情報量を得るために高性能のチャネルコード
に沿ってシームレス記録を行うことを目的とするもので
ある。
【００１２】また本発明は、２値ビットストリームから
のデータを再生するに当たり、ビットストリームのデー
タブロックとは異なる１と０の比を有する特別なパター
ンを迅速に識別する装置を提供することを目的とするも
のである。
【００１３】また本発明は、ビット毎に比較する必要な
く特別なパターンを検出することができることを目的と
するものである。
【００１４】さらに本発明は、プレアンブルの終端が到
着する前にクロック同期を完結するために、プレアンブ
ルパターンを検出することができる装置を提供すること
を目的とするものである。
【００１５】また本発明は、受信器のクロックがコード
化されたデータ信号の分周波に同期することを防ぐこと
を目的とするものである。
【００１６】
【課題を解決するための手段】本発明のデータ再生装置
は、ほぼ同期され、コード化された２値信号よりなり、
１と０の特定のパターンのように、特定の制御パターン
を形成する第１の値のビットの個数と第２の値のビット
の個数との平均の比を有するビットストリームデータを
受け、データブロック内の第１の値のビットの個数と第
２の値のビットの個数との平均の比と比較し、コード化
されたデータが受信されたときに測定された比と、同じ
回路によって測定された他の比とを区別することができ
る程度に十分長いサンプリング周期に渡って第１の値の
ビットの個数と第２の値のビットの個数の比を決定する
回路を設けたものである。サンプリング周期の終端にお
いて、この回路は、パターンの認識を示す制御信号を供
給する。
【００１７】本発明の一実施例によれば、この制御信号
は、単に装置内の他の回路に供給されるか、又は出力と
して装置から供給される。
【００１８】本発明の好ましい実施例としては、本発明
による装置には、装置の機能を抑止する回路が設けら
れ、特定のパターンを認識すると装置の機能が働くよう
に、この回路による抑止が行われなくなるようにする。
本発明の特に好ましい実施例としては、フェーズ・ロッ
クド・ループを使用して同期を行う機能を有するもので
ある。フェーズ・ロックド・ループは、プレアンブルを
認識する前には、与えられたディフォルト周波数でクロ
ックを発生し、同期動作を行わない。この特定のパター
ンは１と０が交互に配列されたようなプレアンブルパタ
ーンであり、クロック同期を迅速かつ正確に取ることが
できる。パターン認識回路は、プレアンブルパターンの
終端より十分前で制御信号を供給するように構成され、
その結果フェーズ・ロックド・ループは、プレアンブル
の終端の前でクロックを同期することができる。
【００１９】本発明の他の実施例によれば、ｎバイトの
周期でサンプリングされる場合、コード化されたデータ
がプレアンブルとほぼ同じ０と１との比を有する可能性
が低いとき、パターン認識回路は、ｎビットのサンプリ
ングを行い、これらをプレアンブルパターンとして識別
した後に、制御信号を供給するように構成するのが好ま
しい。そうすることにより、プレアンブルの終端より十
分前にクロック同期を開始することができる。プレアン
ブルがｍビットの長さを有する場合、その後に続くｍ−
ｎビットが受信される間に観察される１と０の比の変化
に応答して、前に認識されたものは誤りと認識される。
パターン認識回路はまた、同期回路の機能を停止し、か
つ、クロックをディフォルト周波数に戻す信号を供給す
る。
【００２０】本発明の他の特徴によれば、パターン認識
回路は、２値ビットストリームを受信するｎビットのシ
フトレジスタと、このレジスタ内の１の個数をカウント
するユニタリ加算器と、この加算器によりカウントされ
た個数がnR/(R+1)にほぼ等しいかどうかを決定するコン
パレータから形成されている（ここでＲは、認識しよう
としているパターンの１と０との比である）。
【００２１】様々な好ましい実施例を、以下図面を参照
して説明するが、本発明はこれらのデータ記録及び／又
は送信技術に限定されないのは明らかである。
【００２２】
【実施例】図１に示すブロックダイヤグラムは、上述し
た型の走行磁気テ−プ装置の一部であるが、また光学情
報記憶装置のようにほぼ同期したビットストリームの発
生が可能な再生装置の一部とすることもできるが、その
場合には異なる型の走査ヘッドを使用する。走査ヘッド
からのビットストリームは、予め設定された周波数に近
いビット伝達速度を有することが好ましく、例えばこれ
らの値の違いは公称５％以内のわずかなものである。こ
れらの主な違いは、走査ヘッド又は走査装置の固有の性
能及びパルスの形又は他の情報波形が原因となって生じ
る。
【００２３】磁気再生装置の実施例において、磁気ヘッ
ド２は、増幅された電気信号を生じるが、この電気信号
は増幅器４内で適当な形に成形されるか又は濾波され
る。増幅器４の出力はデータ処理装置６に入力として供
給され、このデータ処理装置はビットストリームに含ま
れるデータを処理して所定の機能を果たすものである。
データ処理装置６は、モニタ又はコンピュータのような
独立した装置であってもよく、図１に示す装置の他の部
分と一体に構成してもよい。
【００２４】データ処理装置６を同期及び制御するため
に、増幅器４の出力を、シンクロナイザ８及びパターン
認識回路１０にも供給する。シンクロナイザ８は、フェ
ーズ・ロックド・ループのような従来公知の型のもので
よく、クロック発生器１２と接続されているか又は一体
に構成されている。クロック発生器１２もまた従来公知
の型のものであり、予め設定された自走周波数でクロッ
クを発生する。シンクロナイザ８が抑止されるか又は増
幅器４から信号を受信しないときには、この自走周波数
は磁気ヘッド２から生じた公称ビット伝達速度に等し
い。
【００２５】図１の回路は、２進形態すなわちコード化
が、１と０の間で2.3 :1のように比較的高い比であると
き、多数のバイトに渡って平均化されると、実際のビッ
ト伝達速度の分周波に同期してしまう可能性があるの
で、自走周波数によるデータ信号の同期は信頼できな
い。最初にスイッチをいれたとき、高速で走行している
テープの走行方向を反転したときや停止するときのよう
に同期が失われた後に上述したような誤った同期が起こ
るのを防ぐために、パターン認識回路１０はシンクロナ
イザ８に抑止信号を供給する。この抑止信号は、クロッ
ク発生器１２が自走するようにシンクロナイザ８に作用
する。以下好ましい形態を示すように、パターン認識回
路が、０と１とが交互に連続するようなプレアンブル信
号とデータ信号との間を正確に識別できるように、クロ
ック発生器１２及びテープ駆動装置は、自走周波数が実
際のビット伝達速度に十分近くなるように設計されてい
る。
【００２６】パターン認識回路１０は、プレアンブルパ
ターンの終端が到達するより十分前に、ビットストリー
ム内にプレアンブルパターンが存在することを認識する
ように設計されている。ビットストリームの流れがプレ
アンブルパターンとして認識されるとすぐに、シンクロ
ナイザ８への信号が変化し、シンクロナイザ８は抑止さ
れなくなる。データ信号を受信する前に、シンクロナイ
ザ／クロック発生器がビット伝達速度にロックインする
のに十分な長さのプレアンブルが残っている。上記QIC
規格では、プレアンブルは８ビット長のバイト13個から
構成されている。同期に少なくとも７バイトが与えら
れ、かつ、以下説明するようにプレアンブル認識が不確
実であることが確認でき、36ビット又はそれ以上のウィ
ンド又はサンプルは、使用するパターン認識回路に対し
て好ましい値である。
【００２７】データ信号の性質上、36ビットの周期を越
えて抽出される１と０の比が、プレアンブル認識回路が
プレアンブルとして認識する値に実質的に等しくなると
いう可能性が少なくなるときには、他の方法を採用する
のが有利である。この他の方法によれば、シンクロナイ
ザ８は、パターン認識回路１０からのプレアンブル認識
信号を受信すると同期を取る動作を始める。しかしなが
らパターン認識回路１０は、プレアンブル長が継続する
間（13バイトのプレアンブルに対して68ビットの追加の
継続時間）ビットストリームの処理を行い続け、もし検
出したパターンがプレアンブルパターンとして認識され
ないならば、シンクロナイザ８に同期抑止信号を供給す
る。この回路で作動モードにすると、同期が不正確にな
りうるデータコードプロトコルを採用する場合でさえ、
最初の試みで正確な周波数へのロックインが行われる可
能性が高い。
【００２８】パターン認識回路１０を、図２においてブ
ロックダイヤグラムで示す。36ビットのシフトレジスタ
２２は、増幅器４（図１）からのビットストリームを受
信する。シフトレジスタ２２はクロック発生器１２から
の信号によってシフトされるが、この信号は、もしクロ
ック発生器がそのとき自走しているなら、ビットストリ
ームとの同期から少し外れる可能性がある。シフトレジ
スタ２２を、並列ラインを介してユニタリ加算器（１の
個数を加算するもの）２４に接続する。ユニタリ加算器
２４は、シフトレジスタ２２内の１の個数をカウントす
る出力信号を連続的に供給する。この出力信号のカウン
トは、コンパレータ２６内で記憶装置２８からの値と比
較される。コンパレータ２６は、例えば、National Sem
iconductor Corp.type 7485 又はこれと同等のものであ
るのがよい。１と０とが交互に連続されている一般的な
プレアンブルパターンを検出するために、値16が記憶装
置２８に蓄えられている。もしユニタリ加算器２４の出
力が値16より大ならば、パターン認識回路１０の抑止出
力を変える。
【００２９】上記QIC 規格のデータ終端パターンを認識
するために、レジスタの最下位ビットを無視し、このと
きコンパレータはレジスタの総和４を認識するように設
定することができる。従来公知のように、このコンパレ
ータは４個又は５個の１を検出する。もし36とは異なる
長さｎのレジスタが選択されたなら、コンパレータはn/
9 以上で、かつ、n/7 以下の整数値を検出するように設
定されなければならない。
【００３０】図３にユニタリ加算器を形成する１つの回
路を示す。８個の同一の２進加算器３０は１列目に配置
されており、これらの２進加算器３０はシフトレジスタ
２２の各段１’−２４’に接続されている。
【００３１】１列目に配置された８個の２進加算器３０
の出力はそれぞれ、２列目に配置された４個の５入力の
２進加算器３３に接続されており、これらの２進加算器
３３もまたシフトレジスタ２２の各段２５’−２８’か
らの入力信号を受信する。
【００３２】２進加算器３３の出力は、３列目に配置さ
れた２個の７入力の２進加算器３４及び１個の３入力の
２進加算器３５の入力と接続されており、２個の２進加
算器３４及び１個の２進加算器３５はそれぞれシフトレ
ジスタ２２の各段３３’，３４’及び２９’−３１’か
らの入力信号を受信する。
【００３３】さらに、３列目に配置された２進加算器３
４及び３５の出力は、４列目に配置され、９入力の２進
加算器３６及び５入力の２進加算器３７の入力に接続さ
れており、２進加算器３６はシフトレジスタ２２の段３
６’からの入力信号を受信し、２進加算器３７はシフト
レジスタ２２の段３４’及び３５’からの入力信号を受
信する。
【００３４】４列目に配置された２進加算器３６及び３
７の出力は、１個の１１入力の２進加算器３８接続され
ている。２進加算器３８は、コンパレータ２６の入力に
対応して接続されている並列の出力を有する。
【００３５】２進加算器としては様々なものを使用して
よく、例えば、National Semiconductor Corp.type 748
3 又はこれを組合せたものを使用することができる。従
来公知の技術によれば、１列目の２進加算器３０では、
最上位の２つの入力は接地されなければならない。４列
目の２進加算器３８としては、National Semiconductor
Corp.type 7483 の２進加算器を２個直列に配置したも
のを用いることができる。
【００３６】図４に、平均測定を行うパターン認識回路
の他の例を示す。受信器４０としては、ワイヤ付きデー
タ受信器を用いても、ワイヤレス受信器を用いてもよ
い。また受信器４０は、テープ読み取り装置でも、光デ
ィスク読み取り装置でも、２進値を含むビットストリー
ムを発生するかまたはこのビットストリームを処理して
２進値を発生する信号源でもよい。２進値のうちのいく
つかは、認識される特定なパターンの中にある。受信器
４０からのデータライン出力４１には、あらゆる好まし
い機器又は装置を接続してもよい。同時に、受信器４０
のビットストリーム出力は、パターン認識回路４２に供
給される。パターン認識回路４２は、パターン認識回路
１０と同一のものであってもよく、また、十分に長いあ
らゆるデータのサンプルに関して、唯一の０と１との比
を有するパターンを認識するように設計してもよい。
【００３７】クロック発生器４４は、パターン認識回路
４２内のシフトレジスタにシフト信号を供給する。クロ
ック発生器４４は、受信器４０の出力に同期されている
か、または測定されたビット伝達速度に十分近い固定周
波数を有している。
【００３８】パターン認識回路４２によって解析された
サンプル内の１の個数が所定の個数と一致すると、制御
信号が出力ライン４３に供給され、一致が確認されたこ
とが示される。この制御信号は種々の役割を果たすため
に使用され、例えばオペレータに警告を行う信号表示器
を作動させたり、装置自身の作動モードを変化させた
り、又は他の装置によって使用されるために装置の出力
端子に供給される。
【００３９】記録技術分野の当業者は、本発明によれば
上述した実施例の様々な変形例が可能であることを認識
できる。例えば、図５に示す変形例においては、カウン
タ５１は、第２のカウンタ５３によって制御される期間
中、テープから読まれるコード化されたパルス（１）の
読み取りをカウントする。そして、このカウンタ５３
は、自走可能なクロック発生器からのクロックパルス５
４により駆動される。カウンタ５３の出力は、フリップ
フロップ５５の入力の１つに供給される。フリップフロ
ップ５５の出力は、AND ゲート５７の２つの入力のうち
の１つに供給される。AND ゲート５７は、テープから読
まれるパルスの受入れ又は遮断を行うスイッチとして働
き、AND ゲート５７の出力はカウンタ５１の入力として
供給される。同時に、フリップフロップ５５の出力は、
カウンタ５３へのクロックパルスをゲートするAND ゲー
ト５９の他の入力として供給される。
【００４０】ｎ個のクロックパルスがカウンタ５３によ
ってカウントされた後に、カウンタ５１の状態がチェッ
クされる。もしカウンタ５１のカウントｎがｍに等しい
か、又はｍから小さい整数値を引いたものに等しいなら
ば、プレアンブルが認識される。もしｎがm/7 にほぼ等
しいなら、データの終端のバーストが検出される。
【００４１】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。
【図面の簡単な説明】
【図１】磁気テープからデータを再生するようにした本
発明の再生装置の一部を示すブロックダイヤグラムであ
る。
【図２】図１で使用されるパタ−ン認識回路のブロック
ダイヤグラムである。
【図３】パターン認識回路に使用できるユニタリ加算器
を示す。
【図４】伝送されたデータを再生するようにした本発明
の再生装置を示すブロックダイヤグラムである。
【図５】パターン認識回路の他の実施例のブロックダイ
ヤグラムである。
【符号の説明】
２ 磁気ヘッド ４ 増幅器 ６ データ処理装置 ８ シンクロナイザ １０，４２ パターン認識回路 １２，４４，５４ クロック発生器 ２２ シフトレジスタ ２４ ユニタリ加算器 ２６ コンパレータ ２８ 記憶装置 ３０，３３，３４，３５，３６，３７，３８ ２進加算
器 ４０ 信器 ４１ データライン出力 ４３ 出力ライン ５１，５３ カウンタ ５５ フリップフロップ ５７，５９ AND ゲート １’−３６’ シフトレジスタ段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルヴィン シュルツ アメリカ合衆国 ペンシルベニア州 18041 イー グリーンヴィル ペリー ロード 2064 (72)発明者 リチャード カリックホフ アメリカ合衆国 ペンシルベニア州 19454 ノース ウェイルス ウインザー ウェイ 348

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】それぞれのビットが第１の値又は第２の値
    を有する２値ビットストリームからデータを再生するデ
    ータ再生装置であって、ビットストリーム内では少なく
    ともデータと特定のパターンの列がインタリーブし、こ
    の特定のパターンが、上記第１の値のビットの平均の個
    数と上記第２の値のビットの平均の個数との比が与えら
    れた比Ｒであり、かつ、少なくともｍビットの長さを有
    し、 再生装置がデータ検出モードとなっているときに、動作
    可能となって上記ビットストリーム内のデータを検出す
    るデータ検出手段と、再生装置の機能を制御する手段と
    を具えるデータ再生装置において、 ｎビットのサンプリング周期に渡って上記第１の値のビ
    ットの個数と上記第２の値のビットの個数との比ｒを決
    定する手段（ここで１＜ｎ≦ｍ）及び上記パターンの少
    なくともｎビットの受信に対応して、上記特定のパター
    ンの受信を検出する手段を有するパターン検出回路と、 上記ｎビットのサンプリング周期に渡る上記比ｒが上記
    Ｒにほぼ等しいという決定に応答して上記制御手段に制
    御信号を供給する手段と、 を具えることを特徴とするデータ再生装置。
  2. 【請求項２】上記データが、少なくともｎビットの長さ
    に渡って平均化されるとき、Ｒとは異なる、上記第１の
    値のビットの平均の個数と上記第２の値のビットの平均
    の個数との比を有する２値ビットストリームからのデー
    タの再生装置において、 上記パターン検出回路が、ｍ−ｎビットの追加の期間で
    も上記比の決定動作を行い続け、 上記追加の期間での決定に応答して、上記追加の期間に
    決定された比ｒが上記与えられた比Ｒにほぼ等しくない
    という決定に応答して、前記制御手段に、さらに制御信
    号を供給する手段を設けたことを特徴とする請求項１記
    載のデータ再生装置。
  3. 【請求項３】上記データが、少なくともn+k ビットの長
    さに渡って平均化されるとき、Ｒとは異なる、上記第１
    の値のビットの平均の個数と上記第２の値のビットの平
    均の個数との比を有し（ここでｋ＞０）、少なくともｋ
    ビットの長さに渡って平均化されるとき、データ内の上
    記第１の値のビットの個数と上記第２の値のビットの個
    数との比が、与えられた比Ｒとは異なる確率Ｐを有する
    ことを特徴とする請求項１記載のデータ再生装置。
  4. 【請求項４】１個の１と少なくとも７個の０からなるデ
    ータ終端パターンを検出するに当たり、 上記２値ビットストリームを受信するｎビットのシフト
    レジスタと、 上記レジスタ内の１の個数をカウントするために、上記
    レジスタに接続されたユニタリ加算器と、 上記加算器によってカウントされた個数がほぼnR/(R+1)
    に等しいかどうかを決定するコンパレータとを具え、 上記加算器が、ほぼn/9 より大きくほぼn/7 以下である
    請求項１記載のデータ再生装置。
  5. 【請求項５】２値ビットストリームからのデータを再生
    するデータ再生装置であって、ビットがそれぞれ、第１
    の値又は第２の値を有し、ビットストリームでは、少な
    くともデータとプレアンブルパターンの列とがインタリ
    ーブされており、このプレアンブルパターンが、少なく
    ともｍビットの長さを有し、 可変周波数のクロック発生器と、このクロック発生器に
    より同期され、上記ビットストリーム内の上記データを
    検出するデータ検出手段と、上記クロック発生器を上記
    ビットストリームに同期させる同期手段とを具えるデー
    タ再生装置において、 ｎビットの上記パターンの受信に応答して、上記プレア
    ンブルパターンの受信を検出するプレアンブル検出回路
    と（ここでn<m ）、 このプレアンブル検出回路が上記プレアンブルパターン
    を検出するまで上記同期手段を抑止する手段と、 を具えることを特徴とするデータ再生装置。
  6. 【請求項６】上記プレアンブルが、上記第１の値のビッ
    トの平均の個数と上記第２の値のビットの平均の個数と
    の所定の比を有し、上記データが、少なくともｋビット
    に渡って平均化されるとき、上記所定の比とは異なる上
    記第１の値のビットの平均の個数と上記第２の値のビッ
    トの平均の個数との比を有するようにコード化された２
    値ビットストリームからデータを再生するために、 上記プレアンブル検出回路が、ｎビットのサンプリング
    周期に渡って上記第１の値のビットの平均の個数と上記
    第２の値のビットの平均の個数との比を決定する手段を
    具え（このときn ≦k ）、ｎビットのサンプリング周期
    に渡って上記第１の値のビットの平均の個数と上記第２
    の値のビットの平均の個数との比を決定し、上記ｎビッ
    トの周期に渡る比が上記所定の比に等しいという決定に
    応答して、上記プレアンブルパターンが検出されたこと
    を示す信号を抑止する手段に供給し、 上記プレアンブル検出回路が、追加の期間にも上記比の
    決定動作を行い続けるように構成し、 前記追加の期間に、上記の比が上記所定の比とほぼ等し
    くないという決定に応答して上記同期手段を抑止する手
    段を設けたことを特徴とする請求項５記載のデータ再生
    装置。
  7. 【請求項７】上記プレアンブル検出回路が、 上記２値ビットストリームを受信するｎビットのシフト
    レジスタと、 上記レジスタ内の上記第１の値のビットの個数をカウン
    トするために上記レジスタに接続されたユニタリ加算器
    と、 上記加算器によってカウントされた個数がほぼn/R に等
    しいかどうかを決定するコンパレータと、 を具えることを特徴とする請求項６記載のデータ再生装
    置。
  8. 【請求項８】上記検出回路が、 上記２値ビットストリームを受信するｎビットのシフト
    レジスタと、 上記レジスタ内の１の個数をカウントするために上記レ
    ジスタに接続されたユニタリ加算器と、 上記加算器によってカウントされた個数がほぼnR/(R+1)
    に等しいかどうかを決定するコンパレータと、 を具えることを特徴とする請求項１記載のデータ再生装
    置。
  9. 【請求項９】上記ビットストリームからのデータを再生
    するに当たり、上記パターンはｍビットの交互に値が異
    なるビットが連続したものであり、 上記パターン検出回路が、 上記２値ビットストリームを受信するｎビットのシフト
    レジスタと（ｎは偶数）、 上記レジスタ内の１の個数をカウントするために上記レ
    ジスタに接続されたユニタリ加算器と、 上記加算器によってカウントされた個数がほぼn/2 に等
    しいかどうかを決定するコンパレータと、 を具えることを特徴とする請求項１記載のデータ再生装
    置。
JP2423693A 1992-02-13 1993-02-12 データ再生装置 Pending JPH0620401A (ja)

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US07/835644 1992-02-13
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