JPH0619814B2 - 磁気トランスデユーサのラツピング制御装置 - Google Patents

磁気トランスデユーサのラツピング制御装置

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JPH0619814B2
JPH0619814B2 JP2029757A JP2975790A JPH0619814B2 JP H0619814 B2 JPH0619814 B2 JP H0619814B2 JP 2029757 A JP2029757 A JP 2029757A JP 2975790 A JP2975790 A JP 2975790A JP H0619814 B2 JPH0619814 B2 JP H0619814B2
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、磁気トランスデユーサの製造を制御する装置
に関し、特に薄膜磁気ヘツドをバツチ製造するためのラ
ツプ制御システムに関する。
Ｂ．従来の技術 高速のデータ処理システムでは、大きなメモリ容量が必
要なために磁気デイスクが使用される。データは、通
常、磁気ヘツドと呼ばれる磁気トランスデユーサとデイ
スクとの間で読み書きされる。磁気ヘツドはデイスクの
上方に位置づけられて、デイスクのトラツクにデータを
記憶したり、そこからデータを取出したりする。磁気デ
イスク上にデータを高密度に記憶させる必要があるの
で、デイスク上のトラツクをできるだけ狭くして、より
多くのデータを書込んだり読出させるようにする。トラ
ンスデユーサ即ちヘツド・エレメントからの効率を最大
にするため、そのエレメント即ち磁極片は、「スロート
の高さ」と一般に呼ばれる磁極片の先端の高さが或る限
られた許容範囲内になければ、所与のヘツドから最大量
の電気信号を発生することができない。
その必要なスロートの高さを生じる従来の方法は、研磨
用砥石面で磁極片の先端を所望の長さまで正確に摩耗さ
せるラツピング・システムを有していた。ラツピング操
作中のスロートの高さを制御する適当な技法の例は、米
国特許第4,689,877号に記されている。即ち一列のトラ
ンスデユーサの両側に形成されたラツピング・ガイド構
造の抵抗を測定して、最終的なスロートの高さまでラツ
ピングする技法である。このラツピング・ガイド構造
は、トランスデユーサの磁極片の先端と同じ程度まで一
つの方向（次元）に沿つてラツピングされる。このラツ
ピング・ガイド構造の任意の時点の抵抗が、除去した材
料の量を示し、従つてその抵抗がラツピング中のトラン
スデユーサの最終的なスロートの高さを示すことにな
る。
そのスロートの高さまで確実に追従しているようにその
ラツピング・ガイド構造を較正する種々の技法が刊行物
としても出されているが、ラツピング・ガイドの構造が
磁気ヘツドの構造と一致しないという基本的な問題が残
る。このような理由から、これらの技法は、必要な精度
を得るのに十分でない。
またヘッドそれ自体で発生される信号から磁気ヘツドの
特性を評価できることが示唆されている。ジヨーンズ氏
ほかによる「Sulstrate Testing of Film Heads」とい
う論文〔IEEE Trans.Magn.,Vol.17,No.6,P.2896-8(198
1)〕には、ヘツドの磁極片の先端の飽和を特徴づけるの
に、テストで測定されたインダクタンスとヘツドを流れ
るＤＣ電流との関係が利用できることから、そのテスト
をどのようにして行うかについての説明がある。特開昭
第６２−２８７４０８号はＤＣバイアス電流のほかに高
周波信号も用いて磁気ヘツドを周期的に磁気飽和させ、
そしてヘツドの書込み特性を決定するためその飽和によ
りヘツドのインピーダンスが減少するのを感知する。J.
Appl．Phys．のVol.61,No.6,P.4163-6(1987)のカワカミ
氏ほかの論文には、特殊な磁気ヘツドを用いることを説
明している。即ちこのヘツドは磁極片の先端が閉じてお
り、磁極片が開くときのインダクタンスの変化を感知す
ることによつてラツピング動作中の終了点を決定する。
ヘツドの前方の領域で飽和が生じるとすれば、磁気ヘツ
ドを最初に飽和させる書込み電流（ＩＳＡＴ）が、スロ
ートの高さ及びヘッドの磁気性能パラメータに関係づけ
られることが分る。
Ｃ．発明が解決しようとする課題 スロートの高さが制御し得るパラメータである限り、従
来の技法も有用である。しかし磁気ヘツドが段々小さく
なつてきて、スロートの高さや磁極片先端の厚さや、ギ
ヤツプも全て小さくなつてくる。このことは、ＩＳＡＴ
などのヘツド動作特性にスロートの高さが大きな影響を
与えるだけで最早なくなつたことに関係する。何故なら
ば、通常のプロセスの変動は、ヘツド特性の大きな変動
につながるからである。従つて、ウエーハ毎の変動は、
予め確立した相関からの大きな偏差を生じることにな
る。
薄膜磁気ヘツドのラツピング制御に於る従来技術の解決
策はいずれも、ラツピング動作中に決定されるヘツド特
性相関を制御フアクタとして使用するものではない。
従つて本発明の目的は、ラツピング動作中に薄膜磁気ト
ランスデユーサの特性から制御パラメータ相関が引き出
される、薄膜磁気トランスデユーサ用のラツピング制御
システムを提供することにある。
Ｄ．課題を解決する手段 本発明によれば、複数個のバツチ（一括）製造される薄
膜磁気トランスデユーサに於いてその各々のスロートを
正確にその所望の高さにするためのラツピング制御シス
テムは、基板上に１列の薄膜磁気トランスデユーサを形
成させ、その各列毎に高さを画定するエツジをもたせる
とともに少なくとも２つのテスト構造を含むものを用い
ている。そのテスト構造の各々は、少なくとも２個のエ
レメントを組合せ、その各々のエレメントが、前述の高
さ画定エツジから所定量のオフセツト即ちずれを有して
いる。第１のテスト構造はスイツチ構造であり、第２の
テスト構造は、他のスイッチ構造か若しくはテスト用薄
膜磁気トランスデユーサかのいずれかを含んでいる。薄
膜磁気トランスデユーサの列は、高さ画定エツジをラツ
プ仕上げする位置に装着され、そのラツピング中、少な
くとも１個の薄膜磁気トランスデユーサに電流が流れる
ようにし、且つ少なくともその１個のスイツチ構造が開
く度毎にその１個の薄膜磁気トランスデユーサの飽和電
流が測定され、記録される。斯してスロート高さと薄膜
磁気トランスデユーサの飽和電流との相関を決定できる
ようにする。そしてラツピングの度合が制御される。こ
の制御はその測定された飽和電流に応答し、ラツピング
中のスロート高さと飽和電流との間に確立された相関に
基づき薄膜磁気トランスデユーサの所定の高さが得られ
るときラツピングを終了させる。
本発明の一実施例によれば、そのテスト構造は複数個の
スイツチ構造を含み、各々がその高さ画定エツジに対し
異なる所定量のずれを含む。また薄膜磁気トランスデユ
ーサは高さ画定エツジに対し、第１のスイツチ構造のず
れに等しい量だけずれている。
本発明の他の実施例によれば、そのテスト構造は、スイ
ツチ構造とテスト用薄膜磁気トランスデユーサを含み、
その各々がその高さ画定エツジから所定の等しい量だけ
ずれている。薄膜磁気トランスデユーサの高さ画定エツ
ジからのずれの量は、スイツチ構造の高さ画定エツジか
らのずれの量よりも大きい。
本発明の他の実施例によれば、そのテスト構造は複数個
のスイツチ構造とテスト用薄膜磁気トランスデユーサを
含む。各スイツチ構造は高さ画定エツジから夫々異なる
所定量ずつずれており、またテスト薄膜磁気トランスデ
ユーサは高さ画定エツジからの第１のスイツチ構造のず
れに等しい量だけずれている。この薄膜磁気トランスデ
ユーサは、第１のスイツチ構造よりもその高さ画定エツ
ジからのずれの量が大きい。
Ｅ．実施例 本発明は、薄膜磁気ヘツド・アセンブリの製造に使用さ
れると好適である。薄膜磁気ヘツドのトランスデユーサ
部分は磁性材料・銅電材料及び各片の付着層と、磁気デ
イスク上に形成される磁気被膜とともに変換機能を行う
のに必要な磁気ギヤツプとによつて形成されるのが好ま
しい。複数個のトランスデユーサがウエーハ上に付着さ
れ、それが何列ものトランスデユーサを形成するように
カツトされる。それらのトランスデユーサは横ならびの
関係に設定される。各トランスデユーサは、薄膜誘導読
み書きヘツドを含む。或る特定のスロート高さに達する
ときの信号を考えることになるテスト構造が、トランス
デユーサの各列の端部に付着される。そのテスト構造は
トランスデユーサが付着されるのと同時にウエーハ上に
形成され、そのテスト構造はトランスデユーサの最終的
なスロート高さまでのラツピングを制御するのに使用さ
れる。それから磁気ヘッドのスライダとなるようウエー
ハが形成される。このスライダは懸架システム上に装着
され、その懸架システムがアクセス・システム上に装着
される。アクセス・システムというのは磁気ヘツドによ
り形成されたトラツク上に、回転するデイスク上への書
込みの際・磁気ヘツドを位置決めするシステムである。
本発明のラツピング制御システムは、バツチ製造過程で
１列のトランスデユーサのラツピングを制御するための
ものである。
第１図には、複数個のトランスデユーサ・エレメント１
２が列１０を構成し、その列１０の端部にテスト構造
（Ｔ．Ｓ．）１４及び１６が位置づけられている構造の
ラツピングを制御する一実施例の装置の全体的なブロツ
ク図を示す。必要に応じ多数のテスト構造を使用するこ
とができる。これらのテスト構造１４及び１６の目的
は、下記で詳説するように、ラツピング中、列１０のス
ロート高さの関数として飽和電流（ＩＳＡＴ）を確立す
ることにある。前述のとおり、トランスデユーサ１２及
びテスト構造１４及び１６からなるこの１列１０は、複
数行複数列に配列されたトランスデユーサ・エレメント
を含むウエーハ全体の一部に過ぎない。この基板の列１
０はホルダ１８に固定され、複数個のアクチユエータに
対し、ラツピング板２６と所定の空間的位置関係にその
基板を位置づける。これらのアクチユエータは、基板の
列１０をラツピング板２６に向けて押しつけ、ホルダ１
８に対し与えられる圧力の量を制御する。各列の端部に
１個ずつ、少なくとも２個のアクチュエータが必要とな
る。しかし、２個よりも多いアクチユエータが使用され
ても良い。例えば列が弓なりになつているのを補償する
必要のある場合がそうである。図の実施例では、３個の
アクチユエータ２０、２２、２４が、ラツピング板２６
に対する列１０の圧力を制御するのに使用される。ラツ
ピング板２６は、当業者に知られているように、研磨面
であり、これが相対移動を介して、基板の列１０のラツ
ピングに影響を及ぼす。基板の列は、トランスデユーサ
１２のスロートが下記で詳説するように正確に位置づけ
られるようにその素材を除去するためにラツピングされ
る。
ラツピング板２６により生じるラツピングの深さは、２
個のテスト構造１４及び１６に介してモニタ（監視）さ
れる。このテスト構造１４及び１６は、工程中の何らか
の変動があつてもそれがトランスデユーサ１２及びテス
ト構造１４及び１６に等しい影響を及ぼすようトランス
デユーサ・エレメント１２の種々の層１２と同時にその
基板に付着される。列が反つたり弓なりになつたりする
のを考慮しなければならない場合は、少なくとももう１
個別のテスト構造が必要である。このテスト構造１４及
び１６は、トランスデユーサ・エレメント１２のスロー
ト高さをＩＳＡＴの関数として電気的に決定する手段を
提供し、またそのテスト構造はマルチプレクサ２８に接
続される。マルチプレクサ２８は、テスト構造１４及び
１６のためにＩＳＡＴと電気抵抗を感知し、この情報を
メータに与え、その先で更にコントローラ３２にも送
る。メータ３０は、抵抗、電流、テンダクタンスを測定
するため、必要に応じて個別の器具から成つていても良
い。コントローラ３２はそこで３個のアクチユエータ２
０、２２及び２４を制御し、各アクチユエータにより与
えられる圧力を適宜変えることによつて基板の列が一定
のレベルを保持できるようにする。従つてテスト構造１
４及び１６の制御の下に所望のラツピングの寸法が得ら
れる。
トランスデユーサ・エレメント１２をラツピングするた
めの最も重要な寸法はトランスデユーサのスロート高さ
である。従つてトランスデユーサ・エレメント１２がラ
ツピング中に直接感知され、その結果ＩＳＡＴとスロー
ト高さとの相関が、各列のテスト構造１４及び１６と関
連してその列１０中の各トランスデユーサについて動的
に決定できるというのが本発明の１つの特徴である。
薄膜磁気ヘツドのインダクタンスは、コイルの巻数、コ
ア材料の磁気的性質等、多数のパラメータの関数であ
る。それはまたコイルを流れるＤＣバイアス電流の関数
でもある。このバイアス電流で発生される磁束は、その
電流がゼロから増加していくとき、ヘッド・コアのある
部分で時としてその飽和磁化を超えることがあろう。こ
のときの電流は、ヘツドの材料の性質とヘツドの形状の
関数である。この飽和が生じるときの電流が、飽和電流
（ＩＳＡＴ）と呼ばれる。或る種の磁気ヘツドの場合、
ＩＳＡＴは、スロート高さと非常に大きな相関がある。
インダクタンスＬがバイアス電流のｉDC関数として変化
する態様を第１２図に示す。この図から、飽和が生じる
とき、ヘツドのインダクタンスＬが、その不飽和のとき
の状態から目立つて降下することが分る。このインダク
タンスＬが降下するときの電流がＩＳＡＴである。
第１２図から分るように、ＩＳＡＴを測定する１つの方
法は、ヘツドのインダクタンスをモニタしている間に、
バイアス電流をゼロから増加させることである。これは
コントローラ３２の制御下で行なわれる。コントローラ
３２は、デジタル的に制御される電流源を含み、この手
段によつてステツプ状のＤＣバイアス電流がマルチプレ
クサ２８を介して或る選択された薄膜磁気トランスデユ
ーサ１２に与えられる。コントローラ３２にはまた高周
波発振器が含まれ、ＤＣバイアス電流にＡＣ信号を重畳
して、インダクタンスの測定を助ける。
飽和電流は、上述の手順を用いて、ラツピング中、絶え
ずモニタされる。ＩＳＡＴはスロート高さが減るにつれ
増すので、ラツピング工程を制御するのに使用できる。
テスト構造１４及び１６は、或る特定のスロート高さに
達するとき開くよう夫々設計された複数個のスイツチ３
４ａ−ｎを含む。これらのスイツチが開く毎に、飽和電
流（ＩＳＡＴ）が測定され、その１個若しくは複数個の
トランスデユーサ・エレメント１２のために記録され
る。好適には少なくとも３個のトランスデユーサ・エレ
メント１２が感知されるのが望ましい。そしてそのＩＳ
ＡＴの平均値とスロート高さとの関係が計算され、各ス
イツチが開く毎に記録されることができる。１個のテス
ト構造に多くの別々のスイツチを設けることができ、こ
れによつて種々の異なるスロート高さを見出すようにす
ることができる。ＩＳＡＴのこれらの値はスロート高さ
に対するＩＳＡＴの相関を改良するのに使用できる。
第２図には、本発明の一実施例のテスト構造１４及び１
６とトランスデユーサ・エレメント１２の構成を示す。
そのテスト構造１４及び１６は同じ構造であり、列１０
の両端に位置づけられる。そしてトランスデユーサ・エ
レメント１２は第１図に示したように、テスト構造１４
及び１６間の列１０に沿つて横並びの関係で位置づけら
れる。第２図ではその一方のテスト構造１４のみを示す
が、このテスト構造は２個のスイツチ３４ａ及び３４ｂ
だけを含む。何故ならこれらのスイッチがこの構造を十
分に説明しているからである。
テスト構造１４及び１６はトランスデユーサ・エレメン
ト１２の種々の層と同時に基板上に付着されるから、ト
ランスデユーサ・エレメント１２の構造と緊密に適合す
る。これは第３図及び第４図の断面図を見れば良く分
る。
第３図は、第２図のスイツチ３４ａの断面図を示す。他
のスイツチ３４ｂも同様であり、これらのスイツチは基
板３７上に付着された第１の磁極片３６と、第１の磁極
片３６及び第２の磁極片３９から電気的に絶縁された導
電コイル３８とを含む。磁極片３６及び３９が後部ギヤ
ツプ領域４０で接触していないことに留意されたい。ス
イツチとして動作できるためには、薄膜導電層４２が磁
極片先端領域４１で磁極片３９と電気的に接触する。そ
してこの薄膜導層４２は後部ギヤツプ領域４０を越え
て、テスト構造１４の端子４３（第２図）と電気的に接
続するまでのびている。磁極片３９は端子４４と電気的
に接続している。
スイツチ３４ａとトランスデユーサ・エレメント１２の
構造が似ていることは第４図を見れば分る。トランスデ
ユーサ・エレメント１２は、適当な基板３７上に付着さ
れた第１の磁極片３６′と第２の磁極片３９′とを含む
磁気ヨークより成る。導電コイル３８′は複数巻であ
り、２以上の層にすることができる。またコイル３８′
は第１の磁極片３６′及び第２の磁極片３９′の両方か
ら電気的に絶縁されている。第１及び第２の磁極片３
６′及び３９′は後部ギヤツプ領域４０′で接続し、ま
た磁極片先端領域４１でトランスデユーサ・ギヤツプを
形成するよう薄い非磁性ギヤツプによつて分離されてい
る。トランスデユーサ・エレメント１２のスロート高さ
は、云わゆる「ゼロ・スロート位置」３５を基準とす
る。即ちその位置は、２個の磁極片３６′及び３９′が
離れ始める磁極片先端領域４１付近の位置である。トラ
ンスデユーサ１２のスロート高さ並びにスイツチ３４及
びトランスデユーサ１２のずれはゼロ・スロート位置を
基準とする。
第２図に示すテスト構造１４の実施例は、２個の別個の
スロート高さの信号が生じ得るよう、互いにずれたゼロ
・スロート位置を有する２個のスイツチ３４ａ、３４ｂ
を含む。このテスト構造の説明図は第５図であり、両ス
イツチ３４ａ及び３４ｂは２個の端子（第２図及び第７
図）４３及び４４間の抵抗が低い値となるようもともと
は閉じている。列１０がエツジ４５からラツピングされ
ていくにつれ、スイツチ３４ａが開き、第１のスロート
高さＨ１まで列１０がラツピングされたことを知らせ
る。このことは端子４３及び４４間の抵抗を感知する結
果、コントローラ３２で認識される。スイツチ３４ａが
開くとき（即ち、層４２がスイツチ３４ａ中の第２の磁
極片３９と最早接触しなくなる位置までラツピングされ
たとき）、端子４３及び４４間で感知された抵抗は、ス
トリツプ抵抗４６の抵抗であるＲまで増加する。抵抗４
６は、スイツチ３４ｂの第２磁極片３９と端子４３との
間にある、例えばクロムなどの高抵抗材料のストリツプ
として形成される。トランスデユーサ・エレメント１２
のＩＳＡＴの値はそこで、スロート高さＴＨとＩＳＡＴ
のグラフ（第６図）上の点４７として記録される。ラツ
ピングはスロート高さＨ２であるスイツチ３４ｂが開く
まで続き、この時点で端子４３及び４４間で測定される
抵抗が無限大になる（第５図）。トランスデユーサ・エ
レメント１２のＩＳＡＴがそこで測定され、第６図の点
４８としてプロツトされる。
この２個の測定した点と、ＩＳＡＴの値がスロート高さ
とともに通常どのように変化するかについての知識と
で、第６図に示すようなカーブを描くことができる。こ
の関係が外挿されて、トランスデユーサ・エレメント１
２をラツピングすべき予想点４９を得ることができる。
第８図に示すテスト構造１４及び１６の別の実施例は、
１個のスイツチ３４ａと、それから所定の距離だけずれ
たテスト用トランスデユーサ・エレメント５０とより成
る。テスト用トランスデユーサ・エレメント５０の構造
は、ゼロ・スロート点３５′がトランスデユーサ・エレ
メント１２のゼロ・スロート点３５に対し、ファクタｄ
だけずれていることを除けば、トランスデユーサ・エレ
メント１２の構造と同じである。ラツピング中、スイツ
チ３４ａが開くとき、両トランスデユーサ・エレメント
１２のため及びテスト用トランスデユーサ・エレメント
５０のためＩＳＡＴが測定される。これらの測定値は、
第９図に示すＩＳＡＴとスロート高さＴＨの関係を示す
グラフ上の２個の測定点５１．５２を与える。この実施
例のテスト構造１４及び１６も、それらの測定点から、
トランスデユーサ・エレメント１２がラツピングされる
べき予想点５３を得るような外挿が可能となる。
第２図及び第８図に示す実施例のテスト構造１４及び１
６は、トランスデユーサ・エレメント１２がラツピング
されるべき予想点を得るのに、その測定したデータで外
挿することを可能にしている。或る場合は、特定の応用
例で必要な事項を満たすほど正確でないかもしれない。
第１０図に示す実施例のテスト構造は、精度を良くする
ばかりでなく、トランスデユーサ・エレメント１２のラ
ツピングが停止されるべき点を決定するよう測定点間の
外層を可能にしている。
第１０図に示すテスト構造１４及び１６の別の実施例
は、少なくとも２個のスイツチ３４ａ及び３４ｂと、テ
スト用トランスデユーサ・エレメント５０とが互いに所
定量だけずれた構造である。
この２個のスイツチ３４ａ及び３４ｂの構造は第２図の
対応する素子と同じであるが、スイツチ３４ｂがスイツ
チ３４ａよりもずれの量が大きい。またテスト用トラン
スデユーサ・エレメント５０は第８図の実施例の対応す
るエレメントと同じ構造を有している。トランスデユー
サ・エレメント５０のゼロ・スロート位置はトランスデ
ユーサ・エレメント１２のゼロ・スロート位置とｄだけ
ずれている。そしてスイツチ３４ａ及び３４ｂのゼロ・
スロート位置も同じ量ｄだけずれている。ラツピング
中、スイツチ３４ａが開くとき、両トランスデユーサ・
エレメント１２及びテスト用トランスデユーサ・エレメ
ント５０のためＩＳＡＴが測定される。これらの測定値
は第１１図に示すＩＳＡＴ対スロート高さカーブ上の２
点６０、６２を与える。ラツピングが更に進むと、スイ
ツチ３４ｂが開き、両トランスデユーサ・エレメント１
２及びテスト用トランスデユーサ・エレメント５０のた
めＩＳＡＴが測定され、第１１図のカーブ上の２つの別
の測定点６１、６３を与える。これらの測定したＩＳＡ
Ｔ値から点６４という最終的なスロート高さを、外挿で
はなく内挿により決定できる。これは最終的なスロート
高さをもつと正確に与えることになる。
Ｆ．発明の効果 このように本発明によれば、スイツチとテスト用トラン
スデユーサ・エレメントの適宜の組合せを選択して、ラ
ツピング中、所望の精度でＩＳＡＴ対スロート高さ特性
を決定することができる。
【図面の簡単な説明】
第１図は、本発明を含むラツピングシステムの全体を示
すブロツク図である。 第２図は、第１図のラツピング制御システムのテスト構
造の第１の実施例を示す図である。 第３図は、第２図の線３−３に沿う断面図である。 第４図は、第２図の線４−４に沿う断面図である。 第５図は、第２図に示すテスト構造のスロート高さ（Ｔ
Ｈ）と抵抗（Ｒ）との関係を示すグラフである。 第６図は、第２図に示すテスト構造のスロート高さ（Ｔ
Ｈ）と飽和電流（ＩＳＡＴ）との関係を示すグラフであ
る。 第７図は、第２図に示すテスト構造の図式図である。 第８図は、第１図のラツピング制御システムのテスト構
造の第２の実施例を示す図である。 第９図は、第８図に示すテスト構造のスロート高さ（Ｔ
Ｈ）と飽和電流（ＩＳＡＴ）との関係を示すグラフであ
る。 第１０図は、第１図のラツピング制御システムのテスト
構造の第３の実施例を示す図である。 第１１図は、第１０図のテスト構造のスロート高さ（Ｔ
Ｈ）と飽和電流（ＩＳＡＴ）との関係を示すグラフであ
る。 第１２図は、薄膜磁気ヘッドの電流（ｉDC）とインダク
タンスＬとの関係を示すグラフである。 １０……列、１２……トランスデユーサ、 １４、１６……テスト構造、１８……ホルダ、 ２０、２２、２４……アクチユエータ、 ２６……ラツピング板、 ２８……マルチプレクサ、３０……メータ、 ３２……コントローラ、 ３４ａ、３４ｂ……スイツチ、 ３６……第１磁極片、３７……基板、 ３８……導電コイル、 ３９……第２磁極片、 ４０……後部ギヤツプ領域、 ４１……磁極片先端領域、 ４２……薄膜導電層、 ４３、４４……端子、 ４６……ストリツプ抵抗。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数個のバツチ製造される薄膜磁気トラン
    スデユーサの各々のスロート高さを正確に得るためのラ
    ツピング制御装置にして、 基板上に形成された列状の薄膜磁気トランスデユーサで
    あつて、上記列が高さ画定エツジと少なくとも２個の離
    隔したテスト構造とを含み、上記各テスト構造が、上記
    列の上記高さ画定エツジから各々所定量のずれを有する
    少なくとも２個のエレメントの組合せを含み、且つ上記
    少なくとも２個のエレメントの一方がスイツチ構造を含
    むとともにその他方が別のスイツチ構造か若しくはテス
    ト用薄膜磁気トランスデユーサかのいずれかを含む構成
    と、 上記薄膜磁気トランスデユーサの各々の上記高さ画定エ
    ツジと上記テスト構造とをラツピングする位置に上記薄
    膜磁気トランスデユーサの列を装着する手段と、 上記少なくとも１個の薄膜磁気トランスデユーサに電流
    を流す手段、及び上記高さ画定エツジのラツピング中、
    上記薄膜磁気トランスデユーサの飽和電流を測定する手
    段と、 少なくとも１個の薄膜磁気トランスデユーサの飽和電流
    の値を、その対応するテスト構造のスイツチが開く毎に
    記録し、これによつて、その測定値及び上記テスト構造
    の上記スイッチの既知のずれ位置とに基づいて上記薄膜
    磁気トランスデユーサのスロート高さ及び飽和電流間の
    相関が決定できるようにする手段と、 上記測定した飽和電流に応じて、上記列のラツピング度
    合を制御し、且つラツピング中、飽和電流とスロート高
    さ間に確立された上記の相関に基づき、上記薄膜磁気ト
    ランスデユーサの所定のスロート高さに達するとき上記
    ラツピングを終了させるよう制御する手段とより成るラ
    ツピング制御装置。
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