JPH06189080A - 画像読取り装置 - Google Patents

Abstract

(57)【要約】 【目的】 容量の小さな記憶装置を使用して、イメージ
センサからの画像データの並び換えを行うこと。 【構成】 複数の光電変換素子が一次元的に配列された
イメージセンサ１を配列方向に沿って所定画素数毎に複
数のイメージセンサ素子１Ａ，１Ｂ，・・に分割し、複
数のイメージセンサ素子の各イメージセンサ素子の出力
端子を所定個数おきに共通に接続して出力端子ｔＡ，ｔ
Ｂ，・・毎に複数のブロックに分割し、各ブロックの各
出力端子から同時に出力される画像データＡ，Ｂ，・・
を記憶手段に格納し、この記憶手段に格納された画像デ
ータを予め決められたアドレス順序で読み出してイメー
ジセンサの光電変換素子の配列順に記憶手段に再度書き
込むことにより、イメージセンサの配列に対応した画像
データを得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のブロックに分割
され、かつ、いくつかにグループ化されたイメージセン
サから、各グループ毎のデータを同時に読み出し、配列
順に並べ換えて出力することにより高速化を図った画像
読取り装置に関する。

【０００２】

【従来の技術】たとえば、ＣＣＤ（電荷結合素子）を使
用したイメージセンサにおいては、所定の画素数を有す
るイメージセンサ素子を複数個直線状に配置することに
より、所望の画素数、或いは、画像幅が得られるように
している。そして、複数のイメージセンサ素子を順次走
査して画像を読み取り画像信号として出力している。

【０００３】しかしながら、このように複数のイメージ
センサ素子を順次走査して１ライン分の画像信号を順次
読み取る場合には、画像の読み取りに時間がかかるとい
う問題がある。

【０００４】そこで、特開昭６２−３９９６１号公報に
記載されているように、イメージセンサをいくつかのブ
ロックに分割し、複数のブロックから同時に読み出した
画像データをラインバッファに交互に書き込み、非書き
込み側のラインバッファから前回の読み取りデータをシ
リアルに読み出すことにより、高速に画像読み取りが行
えるようにすることが提案されている。

【０００５】しかし、上記特開昭６２−３９９６１号公
報に記載の画像読取り装置においては、ラインバッファ
の書き込み及び読み出しを交互に行っているので、二つ
のバッファメモリを必要とし、また、書き込みと読み出
しを制御するための回路も必要となる。

【０００６】この問題を解決するためのものとして、特
開平３−１１２２６４号公報に記載されているように、
画像情報を複数ラインに分解して読み取る画像読み取り
装置において、イメージセンサをいくつかのブロックに
分割し、これらのブロックにそれぞれ対応した記憶部を
有する記憶手段を設け、この記憶手段にｎライン目のデ
ータの書き込みを行う際に、ｎラインより前の書き込み
済みラインのデータを（書き込み速さ×ブロック数）以
上の速さでイメージセンサの配列順に読み出すことによ
り、１個の記憶手段のみで高速読み取りを実現するよう
にすることも提案されている。

【０００７】しかしながら、上記特開平３−１１２２６
４号公報に記載の装置においても、並び換えを行うため
の一時記憶部として、１ライン全部が格納できるメモリ
を、読み出しタイミング用と書き込みタイミング用に二
つ、もしくはそれ以上設ける必要があり、大容量のメモ
リを使用する必要がある。たとえば、並び換えを行うイ
メージセンサの総画素数が４０００画素であった場合、
８Ｋバイト以上のメモリ容量が必要となる。このためコ
ストの上昇を招くとともに制御回路が大規模となり、装
置の大型化やそれに伴う信頼性の低下を招いている。

【０００８】

【発明が解決しようとする課題】本発明は、前記問題点
を解決するために案出されたものであって、容量の小さ
な記憶装置を使用して、イメージセンサからの画像デー
タの並び換えを行うことを目的とする。

【０００９】

【課題を解決するための手段】本発明の画像読取り装置
は、前記目的を達成するため、直線状に配列された複数
個の光電変換素子と該光電変換素子を比較的少数画素を
１ブロックとして駆動する複数個の集積回路とを有し、
所定ブロック数間隔で画像データを並列出力することが
できるようにカスケード接続されているイメージセンサ
と、該イメージセンサからの前記各ブロックの画像デー
タを格納する記憶手段と、該記憶手段に格納された画像
データを、前記イメージセンサの光電変換素子の配列順
に前記記憶手段に対して読出と書き込みを行うためのア
ドレス制御手段とからなることを特徴とする。

【００１０】前記複数個の光電変換素子がＢブロックに
分割され、その各ブロックにＡ画素が含まれ、前記画素
がＣバイト表現であるとき、前記記憶手段として容量が
Ａ×Ｂ×Ｃバイトのものを使用することができる。

【００１１】

【作用】イメージセンサからは複数ブロックからの画像
データが同時に出力され、順次直列画像データに変換さ
れ、メモリに書き込まれる。メモリへの書き込みは、前
回書き込まれた画像データを配列順に読み出すのと同時
に行われ、前回のデータを読み出したアドレスに今回の
データを書き込むという手順で行われる。

【００１２】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００１３】図１は、本発明の画像読み取り装置の実施
例の全体回路を示す概略ブロック図である。

【００１４】図１において、１はイメージセンサを示
し、本実施例では、図２に示すように複数の光電変換素
子が一次元的に配列され、複数の光電変換素子が配列方
向に沿って、たとえば、６４画素毎に複数のイメージセ
ンサ素子１Ａ，１Ｂ，１Ｃ，１Ｄ，２Ａ，２Ｂ，２Ｃ，
２Ｄ，・・・に分割されている。そして矢印で示される
ように、各イメージセンサ素子は同じ方向にスキャンさ
れる。これをスキャン方向と称する。なお、イメージ
センサの形式としては、後述するようにエッジタイプ、
センタータイプ及びエッジ・センター兼用タイプがある
が、図２はエッジタイプのイメージセンサを示してい
る。また、後述するようにスキャン方向以外のスキャ
ン方向も存在する。

【００１５】図２において符号Ａ１〜Ａ６４は、イメー
ジセンサ素子１Ａから得られる６４画素分の画素データ
を模式的に示している。他の符号Ｂ１，・・・，Ｃ１，
・・・，Ｄ１，・・・，Ａ６５，・・・等についても同
様である。これらの複数のイメージセンサ素子は、イメ
ージセンサ１の端部から四つずつ一つのグループＧ１，
Ｇ２，・・・に纏められる。

【００１６】また、各グループの対応する位置にあるイ
メージセンサ素子の出力、すなわち、三つおきのイメー
ジセンサ素子の出力が纏められて共通の出力端子に出力
される。すなわち、イメージセンサ素子１Ａ，２Ａ，・
・・の出力が纏められて出力端子ｔＡから出力Ａとして
出力され、イメージセンサ素子１Ｂ，２Ｂ，・・・の出
力が纏められて出力端子ｔＢから出力Ｂとして出力さ
れ、イメージセンサ素子１Ｃ，２Ｃ，・・・の出力が纏
められて出力端子ｔＣから出力Ｃとして出力され、イメ
ージセンサ素子１Ｄ，２Ｄ，・・・の出力が纏められて
出力端子ｔＤから出力Ｄとして出力される。同じ出力端
子に接続された複数のイメージセンサ素子が一つのブロ
ックを構成しており、本実施例においては、イメージセ
ンサ１は四つのブロックに分割されている。四つのブロ
ックに分割されたイメージセンサ１の各ブロックの出力
端子ｔＡ，ｔＢ，ｔＣ，ｔＤからは、画像データの出力
Ａ，Ｂ，Ｃ，Ｄが同時に出力される。

【００１７】イメージセンサ１から同時に得られる四つ
の出力Ａ，Ｂ，Ｃ，Ｄは、図１に示すセレクタ２に供給
され、Ａ，Ｂ，Ｃ，Ｄの順に順次選択され、直列画像信
号に変換される。この直列画像信号は、Ａ／Ｄ変換器３
に供給されてディジタル信号に変換された後、メモリ４
に書き込まれる。このメモリ４のアドレス制御を行うた
めに、現在の画素位置を管理するロケーションカウンタ
５及び後述する並び換えを行った回数を管理するループ
カウンタ６で駆動されるアドレス制御回路７が設けられ
ている。ロケーションカウンタ５からは、イメージセン
サ１の基準クロックの４倍の周波数で変化する８ビット
の画素位置データが出力される。画素位置データの下位
２ビットはセレクタ２に供給され、セレクタ２はイメー
ジセンサ１の基準クロックの４倍の周波数で順次切り替
えられる。

【００１８】以下、画像読み取り装置の動作について説
明する。

【００１９】先に述べたように、四つのブロックに分か
れたイメージセンサ１の各ブロックからは、画像データ
の出力Ａ，Ｂ，Ｃ，Ｄが同時に出力される。図３（ａ）
は、エッジタイプ，４ブロック分割，スキャン方向イ
メージセンサ１から読み出された画像データの出力Ａ，
Ｂ，Ｃ，Ｄを模式的に示すもので、最初に第１のグルー
プＧ１の各イメージセンサ素子１Ａ，１Ｂ，１Ｃ，１Ｄ
のスキャン開始端側の画素データＡ１，Ｂ１，Ｃ１，Ｄ
１が同時に読み出される。次に、隣の画素データＡ２，
Ｂ２，Ｃ２，Ｄ２が同時に読み出される。以下同様に、
画素データＡ３，Ｂ３，Ｃ３，Ｄ３、・・・、画素デー
タＡ６４，Ｂ６４，Ｃ６４，Ｄ６４、画素データＡ６
５，Ｂ６５，Ｃ６５，Ｄ６５、・・・の順番で読み出さ
れる。

【００２０】イメージセンサ１からは、図４（ａ）に示
す基準クロックに同期して、同図（ｂ）に示すように四
つの出力Ａ１，Ｂ１，Ｃ１，Ｄ１が同時に出力され、各
出力はセレクタ２に供給される。セレクタ２内では、ロ
ケーションカウンタ５からの画素位置データの中の下位
２ビットの出力に基づき、同図（ｃ）に示すような基準
クロックの４倍の周波数を有する選択信号が生成され、
出力Ａ１，Ｂ１，Ｃ１，Ｄ１がこの順序で順次選択さ
れ、同図（ｄ）に示すような直列信号に変換されれる。
この変換処理はイメージセンサ１の基準クロックの１ク
ロック内で終了する。各画素位置毎に、この並列・直列
変換処理が繰り返され、図３（ｂ）に示すように画素デ
ータＡ１，Ｂ１，Ｃ１，Ｄ１，Ａ２，Ｂ２，Ｃ２，Ｄ
２，・・・・，Ａ６４，Ｂ６４，Ｃ６４，Ｄ６４，Ａ６
５，Ｂ６５，Ｃ６５，Ｄ６５，・・・の順に直列画像信
号に変換される。この直列画像信号はＡ／Ｄ変換器３に
供給されてディジタル信号に変換された後、メモリ４に
書き込まれる。Ａ／Ｄ変換器３から得られた直列画像デ
ータは、前回書き込まれたデータを配列順に読み出すの
と同時に行い、前回のデータを読み出したアドレスに、
今回のデータを書き込むという手順により行う。

【００２１】メモリ４からの読み出しクロック及び読み
出しデータのラッチイネーブルクロックのタイミングを
図４（ｅ）に示し、メモリ４に対する書き込みクロック
のタイミングを同図（ｆ）に示す。図４（ｅ），（ｆ）
から判るように、メモリ４はイメージセンサ１の基準ク
ロックの８倍の周波数でアクセスされる。同図（ｇ）は
メモリ内容の変化を示し、同図（ｈ）はアクセスアドレ
スの変化を示し、同図（ｉ）はメモリ４からの読み出し
データをラッチイネーブルにより保持したインターフェ
ース出力の変化を示している。

【００２２】以下、メモリ４内の画像データの並び換え
の詳細について説明する。図５は、エッジタイプ，４ブ
ロック分割，スキャン方向のイメージセンサを例に、
並べ換えが行われる様子を示したものであり、図５中の
８０，８１，８２，８３，８４は、読み出し・書き込み
毎に変化する並び換え用のメモリ４の内容を模式的に示
している。なお、メモリ８０，８１，８２，８３，８４
の左側に付された符号は、これからメモリに書き込まれ
るイメージセンサからの画像データを示し、右側の数字
は読み出しと書き込みの順番、すなわち、アクセスの順
序を示している。また、メモリのアドレスは上から下に
向かって０番地から２５５番地まで連続的に割り当てら
れているものとする。

【００２３】１回目の書き込みの際には、メモリの先頭
から順次書き込みが行われ、図５（ａ）に示すように、
メモリ４の０番地から２５５番地に順番に、Ａ１，Ｂ
１，Ｃ１，Ｄ１，Ａ２，・・・，Ｄ６４，Ａ６４，Ｂ６
４，Ｃ６４，Ｄ６４の順で２５６ビットの画素データが
書き込まれる（メモリ８０参照）。

【００２４】次に、同図（ｂ）に示すように、メモリ４
に対して１回目の読み出しが行われるとともに、２回目
の書き込みが行われる。すなわち、メモリは０番地，４
番地，８番地，・・・というように４番地のオフセット
でアクセスされ、メモリからは画素データＡ１，Ａ２，
Ａ３，・・・が順次読み出されるとともに、同じ０番
地，４番地，８番地，・・・に今回イメージセンサから
の読み出しで得られた画素データＡ６５，Ｂ６５，Ｃ６
５，・・・が順次書き込まれる（メモリ８１参照）。

【００２５】２回目の読み出し且つ３回目の書き込みの
場合には、同図（ｃ）に示すように、メモリは０番地，
１６番地，３２番地，・・・というように１６番地のオ
フセットでアクセスされ、メモリからは画素データＡ６
５，Ａ６６，Ａ６７，・・・が順次読み出されるととも
に、同じ０番地，１６番地，３２番地，・・・に画素デ
ータＡ１２９，Ｂ１２９，Ｃ１２９，・・・が順次書き
込まれる（メモリ８２参照）。

【００２６】３回目の読み出し且つ４回目の書き込みの
場合には、同図（ｄ）に示すように、メモリは０番地，
６４番地，１２８番地，・・・というように６４番地の
オフセットでアクセスされ、メモリからは画素データＡ
１２９，Ａ１３０，Ａ１３１，・・・が順次読み出され
るとともに、同じ０番地，６４番地，１２８番地，・・
・に画素データＡ１９３，Ｂ１９３，Ｃ１９３，・・・
が順次書き込まれる（メモリ８３参照）。

【００２７】４回目の読み出し且つ５回目の書き込みの
場合には、同図（ｅ）に示すように、メモリは０番地，
１番地，２番地，・・・というように１番地のオフセッ
トでアクセスされ、メモリからは画素データＡ１９３，
Ａ１９４，Ａ１９５，・・・が順次読み出されるととも
に、同じ０番地，１番地，２番地，・・・に画素データ
Ａ２５７，Ｂ２５７，Ｃ２５７，・・・が順次書き込ま
れる（メモリ８４参照）。この４回の読み出しでメモリ
から読み出される画素データは、Ａ１，Ａ２，・・・Ａ
６４，Ｂ１，・・・，Ｂ６４，Ｃ１，・・・，Ｃ６４，
Ｄ１，・・・，Ｄ６４，Ａ６５，・・・，Ａ１２８，Ｂ
６５，・・・，Ｂ１２８，Ｃ６５，・・・，Ｃ１２８，
Ｄ６５，・・・，Ｄ１２８，Ａ１２９，・・・・・・，
Ｄ２５６，Ａ２５７，Ａ２５８，・・・，Ａ３１９，Ａ
３２０，Ｂ２５７，Ｂ２５８，・・・，Ｄ３１９，Ｄ３
２０というように、図２に示すイメージセンサ１上の画
素の配列と対応した画像データを順次得ることができ
る。すなわち、図２に示す構造を有するエッジタイプの
イメージセンサ１を使用する場合には、ループ毎にアド
レスのオフセット量を１，４，１６，６４番地と順次変
えながら読み出し，書き込みを行うことにより、イメー
ジセンサ１の配列に対応した画像データを得ることがで
きる。

【００２８】上述したように、イメージセンサ１を６４
画素毎に複数のイメージセンサ素子に分割し、これらの
複数のイメージセンサ素子を四つのブロックに分ける場
合には、画像データの並び替えは、２５６画素毎に行わ
れるので、１画素が１バイトで表現されている場合に
は、メモリ４の容量としては２５６バイトあればよいこ
とになる。したがって、画像データの並び替えを行うた
めのメモリとして非常に小容量のものを使用することが
できる。

【００２９】メモリ４内のこの２５６画素分の画像デー
タは、インターフェース８を介してラインバッファ等に
その先頭から順次書き込まれる。５回目の書き込みを行
う時のメモリアクセス順は１回目と同じになり、これ以
降は、図５（ｂ）〜（ｅ）に示されるような読み出し及
び書き込みが画像データの２５６画素分ずつ繰り返され
て、イメージセンサの１ライン分、たとえば、４０９６
画素の画像データがラインバッファ等に書き込まれる。

【００３０】上述したように、メモリ内の画像データを
アクセスするアドレスは、読み出し及び書き込みの回を
重ねる毎に変化するが、図２に示したエッジタイプのイ
メージセンサの場合、４回のループで元に戻るので、４
回のループで同じアドレスがアクセスされるようにアド
レス制御回路７を制御する必要がある。

【００３１】図２に示される構造を有するイメージセン
サを使用する場合、アドレス制御回路７によりアクセス
されるアドレスは、次式で表すことができる。但し、Ａ
_E ：エッジタイプスキャン方向のアクセスアドレス、
Ｌはループ回数（０≦Ｌ＜４）、Ｎはロケーション値
（０≦Ｎ＜２５６）、Ｂはブロック数（Ｂ＝４）。計算
は小数点以下切り捨ての整数計算である。Ｎの最大値は
メモリ容量すなわちブロック数Ｂ（＝４）×ブロック内
画素数Ａ（＝６４）に等しい。

【００３２】

【数１】 この式に基づきアドレスを決定することにより、アクセ
スされるアドレスは、１回目のループでは、０，１，
２，３，・・・番地となり、２回目のループでは、０，
４，８，１２，・・・番地となり、３回目のループで
は、０，１６，３２，・・・番地となり、４回目のルー
プでは、０，６４，１２８，・・・番地となる。

【００３３】なお、イメージセンサのセンサタイプやス
キャン方向が異なると、元の状態に戻るまでに必要なル
ープ回数が異なってくるが、これらの相違に拘わらず４
回〜２０回のループで元の状態に戻るという性質があ
る。このループの回数を計数するためにループカウンタ
６が設けられており、メモリ４に対するアクセスが１ル
ープ分終了するごとに、アドレス制御回路７からループ
カウンタ６にインクリメント信号が供給され、１回のル
ープ毎にループカウンタ６の値がインクリメントされ、
ループカウンタ６がアドレス制御回路７に供給される。
本実施例では、ループカウンタ６は２０回のループが計
数できるように５ビットとされている。また、使用する
イメージセンサ１のセンサタイプやスキャン方向に応じ
てアドレスのオフセット量等を変更する必要があるの
で、センサタイプやスキャン方向を示す制御信号がアド
レス制御回路７に供給され、アドレスを生成する式が変
更される。或いは、アドレス制御回路７で発生するアド
レスを予めテーブルの形態で何種類が書き込んでおき、
使用するテーブルを切り替えることにより生成するアド
レスを変更することもできる。

【００３４】上述した実施例においては、イメージセン
サ１として、図２に示されるような同じ方向にスキャン
されるスキャン方向のものを使用したが、図６に示さ
れるような、交互に逆方向にスキャンされるスキャン方
向のものや、図７に示されるような、二つごとに逆方
向にスキャンされるスキャン方向のものを使用するこ
ともできる。このエッジタイプ，４ブロック分割，スキ
ャン方向のイメージセンサを使用した場合の画像デー
タの流れ、及び、エッジタイプ，４ブロック分割，スキ
ャン方向のイメージセンサを使用した場合の画像デー
タの流れを、図８（ａ），（ｂ），（ｃ）及び９
（ａ），（ｂ），（ｃ）に示す。

【００３５】更に、上述した実施例においては、イメー
ジセンサ１として、図２に示されるようなエッジタイプ
のものを使用したが、図１０に示すようなセンタタイプ
のイメージセンサを使用することもできる。このセンタ
タイプ，４ブロック分割，スキャン方向のイメージセ
ンサにおいては、結像ラインを挟んで両側に複数のイメ
ージセンサ素子１Ａ，１Ｃ，２Ａ，２Ｃ，・・・，１
Ｂ，１Ｄ，２Ｂ，２Ｄ，・・・が平行に配列されてお
り、各イメージセンサ素子はそれぞれ共通の出力端子に
接続された四つのブロックに分割されている。図１１は
センタタイプのイメージセンサを使用した場合の画像デ
ータの流れを示している。

【００３６】四つのブロックに分かれたイメージセンサ
１の各ブロックからは、画像データの出力Ａ，Ｂ，Ｃ，
Ｄが同時に出力される。図１１（ａ）は、イメージセン
サ１から読み出された画像データの出力Ａ，Ｂ，Ｃ，Ｄ
を模式的に示すもので、最初に第１のグループＧ１の各
イメージセンサ素子１Ａ，１Ｂ，１Ｃ，１Ｄのスキャン
開始端側の画素データＡ１，Ｂ１，Ｃ１，Ｄ１が同時に
読み出される。次に、隣の画素データＡ２，Ｂ２，Ｃ
２，Ｄ２が同時に読み出される。以下同様に、画素デー
タＡ３，Ｂ３，Ｃ３，Ｄ３、・・・、画素データＡ６
４，Ｂ６４，Ｃ６４，Ｄ６４、画素データＡ６５，Ｂ６
５，Ｃ６５，Ｄ６５、・・・の順番で読み出される。

【００３７】これらの並列の画像データは、セレクタ２
で、図１１（ｂ）に示すような画素データＡ１，Ｂ１，
Ｃ１，Ｄ１，Ａ２，Ｂ２，Ｃ２，Ｄ２，・・・・，Ａ６
４，Ｂ６４，Ｃ６４，Ｄ６４，Ａ６５，Ｂ６５，Ｃ６
５，Ｄ６５，・・・の順に直列画像信号に変換される。
この直列画像信号はＡ／Ｄ変換器３に供給されてディジ
タル信号に変換された後、メモリ４に書き込まれる。

【００３８】次に、メモリ４から画像データを並び替え
ながら読み出すことにより、メモリ４には、図１１
（ｃ）に示すように、Ａ１，Ｂ１，Ａ２，Ｂ２，・・
・，Ａ６４，Ｂ６４，Ｃ１，Ｄ１，・・・，Ｃ６４，Ｄ
６４，Ａ６５，Ｂ６５，Ａ６６，Ｂ６６，・・・，Ａ１
２８，Ｂ１２８，Ｃ６５，Ｄ６５，Ｃ６６，・・・とい
うように、図１０に示すイメージセンサ上の画素の配列
に対応した画像データを得ることができる。

【００３９】図１０に示す構造を有するセンタータイプ
のイメージセンサを使用する場合、アドレス制御回路７
によりアクセスされるアドレスは次式で表すことができ
る。

【００４０】但し、Ａ_C ：センタータイプスキャン方向
のアクセスアドレス、Ｌはループ回数（０≦Ｌ＜
７）、Ｎはロケーション値（０≦Ｎ＜２５６）、Ｂはブ
ロック数（Ｂ＝４）。

【数２】 この式に基づきアドレスを決定することにより、アクセ
スされるアドレスは、１回目のループでは、０，１，
２，３，４，５，・・・番地となり、２回目のループで
は、０，１，４，５，８，９，・・・番地となる。以
下、３回目は０，１，８，９，１６，１７，・・・番
地、４回目は０，１，１６，１７，３２，３３，・・・
番地、５回目は０，１，３２，３３，６４，６５，・・
・番地、６回目は０，１，６４，６５，１２８，１２
９，・・・番地、７回目は０，１，１２８，１２９，
２，３，・・・番地となる。

【００４１】また、図１２，図１３，図１４に示すよう
に、複数のイメージセンサ素子１Ａ，１Ｂ，２Ａ，２Ｂ
・・・がそれぞれ共通の出力端子に接続された二つのブ
ロックに分割されているエッジ・センター兼用タイプの
イメージセンサにも対応している。図１２は、兼用タイ
プ，２ブロック分割，スキャン方向のイメージセンサ
を示し、図１３は、兼用タイプ，２ブロック分割，スキ
ャン方向のイメージセンサを示し、図１４は、兼用タ
イプ，２ブロック分割，スキャン方向のイメージセン
サを示している。なお、図１２，図１３，図１４ではエ
ッジタイプとして使用した配列を示している。

【００４２】スキャン方向，，のそれぞれの兼用
タイプ，２ブロック分割イメージセンサにおける画像デ
ータの流れを図１５，図１６，図１７に示す。

【００４３】

【発明の効果】以上に述べたように、本発明において
は、イメージセンサの光電変換素子を複数のブロックに
分割し、配列上で連続する幾つかのブロックを纏めて一
つのグループとし、このグループ毎に画像データの並び
替えを行うようにしたので、並び換え用のメモリとして
従来は数キロバイトの容量のものを必要としたのに対し
て、本発明では、僅かに数１００バイトの容量のものを
使用することができる。このように、小容量のメモリを
使用できることから、ＬＳＩ内に取り込むことができ省
スペース、省コスト、高信頼性が実現できる。

【図面の簡単な説明】

【図１】 本発明の画像読み取り装置の実施例の全体回
路を示す概略ブロック図である。

【図２】 図１に示す画像読み取り装置において使用さ
れるエッジタイプ，４ブロック分割でスキャン方向が同
じであるイメージセンサの構造を模式的に示す説明図で
ある。

【図３】 図２に示すイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【図４】 イメージセンサからの並列出力を直列信号に
変換しメモリに書き込む様子を示す波形図である。

【図５】 メモリにおける画像データの並べ換えの詳細
を示す説明図である。

【図６】 図１に示す画像読み取り装置において使用さ
れるエッジタイプ，４ブロック分割で交互に逆方向にス
キャンされるイメージセンサの構造を模式的に示す説明
図である。

【図７】 図１に示す画像読み取り装置において使用さ
れるエッジタイプ，４ブロック分割で二つごとに逆方向
にスキャンされるイメージセンサの構造を模式的に示す
説明図である。

【図８】 図６に示すイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【図９】 図７に示すイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【図１０】 センタタイプ，４ブロック分割でスキャン
方向が同じであるイメージセンサの構造を模式的に示す
説明図である。

【図１１】 図１０に示すイメージセンサを使用した場
合の画像データ並べ換えを示す説明図である。

【図１２】 エッジタイプに設定されたエッジ・センタ
ー兼用タイプ，２ブロック分割でスキャン方向が同じで
あるイメージセンサの構造を模式的に示す説明図であ
る。

【図１３】 エッジタイプに設定されたエッジ・センタ
ー兼用タイプ，２ブロック分割で交互に逆方向にスキャ
ンされるイメージセンサの構造を模式的に示す説明図で
ある。

【図１４】 エッジタイプに設定されたエッジ・センタ
ー兼用タイプ，２ブロック分割で交互に逆方向にスキャ
ンされる別の型式のイメージセンサの構造を模式的に示
す説明図である。

【図１５】 図１２のイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【図１６】 図１３のイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【図１７】 図１４のイメージセンサを使用した場合の
画像データ並べ換えを示す説明図である。

【符号の説明】

１ イメージセンサ、２ セレクタ、３ Ａ／Ｄ変換
器、４ メモリ、５ ロケーションカウンタ、６ ルー
プカウンタ、７ アドレス制御回路、８ インターフェ
ース

Claims (2)

【特許請求の範囲】
1. 【請求項１】 直線状に配列された複数個の光電変換素
   子と該光電変換素子を比較的少数画素を１ブロックとし
   て駆動する複数個の集積回路とを有し、所定ブロック数
   間隔で画像データを並列出力することができるようにカ
   スケード接続されているイメージセンサと、 該イメージセンサからの前記各ブロックの画像データを
   格納する記憶手段と、 該記憶手段に格納された画像データを、前記イメージセ
   ンサの光電変換素子の配列順に前記記憶手段に対して読
   出と書き込みを行うためのアドレス制御手段とからなる
   ことを特徴とする画像読取り装置。
2. 【請求項２】 前記複数個の光電変換素子がＢブロック
   に分割され、その各ブロックにＡ画素が含まれ、前記画
   素がＣバイト表現であるとき、前記記憶手段の容量が、
   Ａ×Ｂ×Ｃバイトである請求項１記載の画像読取り装
   置。