JP2014030094A - 画像読取装置 - Google Patents

Abstract

【課題】イメージセンサにより読み込まれた画像信号を並び替えるためのメモリ容量を低減して、低コスト化、低消費電力化および基板面の小型化を図ることができる画像読取装置を提供する。
【解決手段】複数のＣＭＯＳセンサチップ１１を備えて一部の複数のＣＭＯＳセンサチップ１１を接続して１ブロックとして構成した３チャネルで構成されるイメージセンサ１０と、アナログフロントエンド回路２０と、サンプリング回路３０と、画像信号を一時的に記録する並べ替え用メモリ５０と、サンプリングされた画像信号を並べ替え用メモリ５０に読み書きを行う並び替え回路４０と、を備えた画像読取装置１において、イメージセンサ１０は、隣り合うＣＭＯＳセンサチップ１１が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次３チャネルに分かれて接続されることを特徴とするものである。
【選択図】図２

Description

本発明は、画像読取装置に係り、特に、主走査方向に配列された光電変換素子を有するイメージセンサの出力信号に基づいて画像読み取りを行う画像読取装置に関する。

従来、複写機や複合機に搭載される画像読取装置は、イメージセンサにより画像を読み取り、読み取った画像信号を並び替えて画像処理を行う。

画像読取装置に採用されるイメージセンサとして、ＣＩＳ（Contact Image Sensor）が知られている。ＣＩＳは、主走査方向に光電変換素子が配列されており、光電変換素子が受光強度に応じた画像信号を出力するものである。また、主走査方向に配列された複数の光電変換素子は、一方向に順次画像信号を出力するように制御される。

従来からの一般的な画像読取装置におけるイメージセンサからは、複数の光電変換素子から主走査方向に順次画像信号が出力されるので、１ライン分の画像読み取りには、１ライン分の光電変換素子から順次画像信号を出力するための時間を要する。

そこで、近年では、イメージセンサからの画像読み取り速度を高速化するために、イメージセンサの主走査方向に配列された複数の光電変換素子を複数領域に分割して、各領域の画像信号を並列して出力する手法が知られている。

例えば、イメージセンサとして複数のＣＩＳ（Contact Image Sensor）（光電変換素子）（以下、「ＣＩＳチップ」と称する。）を並べて、このイメージセンサにより１主走査の画像データを取得する際に、画像データの高速転送化を図るために、数個ごとのＣＩＳチップを一組にして複数のチャネルを構成し、その組ごとの複数チャネル（例えば、ｎｃｈ）を同時に転送するようにしたものが開示されている（特許文献１を参照）。

ここで、従来のイメージセンサの構成について説明する。
図５は従来の画像読取装置を構成するイメージセンサの構成を示す説明図、図６は従来の画像読取装置によるイメージセンサからの画像信号を読み込む処理を示す説明図である。

従来のイメージセンサ１１０は、例えば、図５に示すように、１つの光電変換素子当たり４３２画素のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）センサチップ（ＣＩＳチップ）１１１を１２個、主走査方向に一列に並べて配置され、１主走査で総計５１８４画素となっている。

そして、読み取り高速化を図るため、イメージセンサ１１０を主走査方向の先頭から４チップずつ３ブロックを構成した３チャネル方式として、３領域の画像信号を３系統時系列的に並列に後段に伝送することにより、１ライン分（１主走査分）のＣＭＯＳセンサチップ１１１から順次画像信号を出力するよりも３倍の速度で読み取りが可能にしている。但し、図５に示すような所謂３チャンネル出力（３ｃｈ）のＣＭＯＳセンサチップ１１１を使用する場合は、元の主走査方向の画素の並びに画像データを並び替える必要性がある。

そこで、イメージセンサ１１０として、３チャネル出力タイプのＣＭＯＳセンサチップ１１１を使用する場合、図６に示すように、元の主走査方向の画素の並びに並び替えられる時の並べ替え用メモリ（記憶手段）１５０を備え、チャネル毎にＣＭＯＳセンサチップ１１１による読み込む動作が行われる。

ここでは、ＣＭＯＳセンサチップ１１１が４チップ分の画素を１チャネルとして、トータルで３チャネル分を一つの１メモリブロックとし、このメモリ容量を備える第１メモリブロック１５１，第２メモリブロック１５２の２セットのメモリブロックを並び替え用メモリとして用いる。つまり、画像信号を並べ替えるためには１主走査分の２倍のメモリ容量を確保する必要がある。

例えば、第ｎライン目の画像を３チャネルのＣＭＯＳセンサチップ１１１にて読み取った場合、まず、第１メモリブロック１５１の系列１にｃｈ１の画像信号が記録され、系列２にｃｈ２の画像信号が記録され、系列３にｃｈ３の画像信号が記録される。

次に、第ｎ＋１ライン目の画像を読み取った場合、第２メモリブロック１５２のｎ＋１ライン目のｃｈ１の画像信号が記録され、次に系列２にｃｈ２の画像信号が記録され、そして系列３にｃｈ３の画像信号が記録される。

そして、既に第１メモリブロック１５１に記録済みのｎライン目の画像信号は、ｎ＋１ライン目の画像データをメモリに記録している期間に、メモリライト速度の３倍速で読み取り後段の画像補正回路部に伝送され、第１メモリブロック１５１は次ライン書き込みスタンバイ状態になる。

次に、ｎ＋２ライン目の画像信号は、空いた第１メモリブロック１５１に先程のｎライン目と同様の手順で書き込まれ、この期間に先のｎ＋１ライン目の画像信号が第２メモリブロック１５２から読み取られ後段の画像補正回路部に伝送されるようになっている。
このようにして、イメージセンサ１１０による読み込みが実行される。

特開２００７−１３５９５号公報

しかしながら、従来の複数チャネル(上述した例では３チャネル)で構成されるイメージセンサ１１０による画像読取装置では、主走査方向の先頭から順に並んでいるＣＭＯＳセンサチップ１１１を１ブロックとしてひと括りにしているので、元の主走査方向の画素の並びのように並び替えるためには、主走査全画素分の並び替え用メモリ容量が必要になる。そして、読み取り操作を行う１ライン毎に交互にメモリブロックを切り替えるためには、少なくともその倍の２主走査ライン分のメモリ容量が必要になる。

したがって、上述した従来技術では、イメージセンサ１１０の主走査方向に配列されたＣＭＯＳセンサチップ１１１を複数領域に分割して画像を読取るようにすることで高速化を図ることができるが、再び元の主走査方向の並びに画像信号を並び替えるためには、イメージセンサ１１０の最大画素数の画像信号を記録可能なメモリを備える必要があり、膨大な容量のメモリが別途必要となるため、消費電力の増大、コストアップ、さらに基板面積が増加する等の課題が存在していた。

本発明は、上記従来の問題点に鑑みてなされたものであって、イメージセンサにより読み込まれた画像信号を並び替えるためのメモリ容量を低減して、低コスト化、低消費電力化および基板面の小型化を図ることができる画像読取装置を提供することを目的とする。

上述した課題を解決するための本発明に係る画像読取装置は、次の通りである。

本発明は、主走査方向に沿って一列に並設された複数の光電変換素子を備えて、一部の複数の光電変換素子を接続して１ブロックとして構成した複数のチャネルを備えて構成されるイメージセンサと、前記イメージセンサにより読取られた画像信号をアナログ信号からデジタル信号に変換して出力するアナログフロントエンド回路と、デジタル化された画像信号をサンプリングするサンプリング回路と、デジタル化された画像信号を一時的に記録する記憶手段と、前記イメージセンサの主走査方向先頭から前記画像信号が並ぶように、チャネル毎の光電変換素子からの画像信号に対して前記記憶手段への書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を前記記憶手段に読み書きを行う並び替え回路と、を備えた画像読取装置において、前記イメージセンサの構成として、隣り合う光電変換素子が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次複数のチャネルに分かれて接続することを特徴とするものである。

また、本発明は、前記イメージセンサの構成として、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、前記光電変換素子を、主走査方向先頭から順次各チャンネルに接続して、各チャネルにおいて次に接続される光電変換素子が先に接続された光電変換素子からｎ-１個飛ばしで接続されて、ｍ／ｎ個の光電変換素子と接続するｎチャネルを構成することが好ましい。

また、本発明は、前記記憶手段の構成として、チャネル毎に分割された画像データを再び元の主走査方向の画像信号順に並び替えるために、チャネルの数分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備え、前記イメージセンサの主走査方向に沿って複数の光電変換素子の画像信号を同時に複数のチャネルにより出力する場合、主走査方向先頭から順に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して一方の記憶手段に一時的に記録して、次に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して他方の記憶手段に一時的に記録することが好ましい。

また、本発明は、前記イメージセンサの構成として、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、前記記憶手段を、チャネル毎に分割された画像データを再び元の主走査方向の画像信号順に並び替えるためのメモリとして 、交互切り替えも考慮して、ｎチャネル分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備えることが好ましい。

本発明の画像読取装置によれば、主走査方向に沿って一列に並設された複数の光電変換素子を備えて、一部の複数の光電変換素子を接続して１ブロックとして構成した複数のチャネルを備えて構成されるイメージセンサと、前記イメージセンサにより読取られた画像信号をアナログ信号からデジタル信号に変換して出力するアナログフロントエンド回路と、デジタル化された画像信号をサンプリングするサンプリング回路と、デジタル化された画像信号を一時的に記録する記憶手段と、前記イメージセンサの主走査方向先頭から前記画像信号が並ぶように、チャネル毎の光電変換素子からの画像信号に対して前記記憶手段への書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を前記記憶手段に読み書きを行う並び替え回路と、を備えた画像読取装置において、前記イメージセンサの構成として、隣り合う光電変換素子が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次複数のチャネルに分かれて接続することで、元の主走査方向順に画像データを並び替える際に、イメージセンサの主走査画方向に沿った全ての光電変換素子分のメモリ容量を確保する必要は無いので、並び替え用メモリの容量を削減でき、低消費電力化、低コスト化および基板面の小型化を図ることができる。

また、本発明によれば、前記イメージセンサの構成として、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、前記光電変換素子を、主走査方向先頭から順次各チャンネルに接続して、各チャネルにおいて次に接続される光電変換素子が先に接続された光電変換素子からｎ-１個飛ばしで接続されて、ｍ／ｎ個の光電変換素子と接続するｎチャネルを構成することで、従来のチャネル毎に複数の光電変換素子を連続して接続する場合と比較して光電変換素子からの画像信号を並び替える時間を短くすることができる。

また、本発明によれば、前記記憶手段の構成として、チャネル毎に分割された画像データを再び元の主走査方向の画像信号順に並び替えるために、チャネルの数分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備え、前記イメージセンサの主走査方向に沿って複数の光電変換素子の画像信号を同時に複数のチャネルにより出力する場合、主走査方向先頭から順に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して一方の記憶部材に一時的に記録して、次に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して他方の記憶部材に一時的に記録することで、光電変換素子からの画像信号を容易に並び替えて配置することができる。

また、本発明によれば、前記イメージセンサの構成として、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、前記記憶手段を、チャネル毎に分割された画像データを再び元の主走査方向の画像信号順に並び替えるためのメモリとして 、交互切り替えも考慮して、ｎチャネル分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備えることで、従来の全主走査方向分の並び替え用メモリ(交互切り替え用含む)を設置する手法と比較してメモリ容量は（２×ｎ）／（２×ｍ）＝ｎ／ｍとなる。

本発明の実施形態に係る画像読取装置の構成を示すブロック図である。 前記画像読取装置によるイメージセンサからの画像信号を読み込む処理を示す説明図である。 前記画像読取装置によるイメージセンサからの画像信号を読み込む処理の具体例を示す説明図である。 従来の画像読取装置によるイメージセンサからの画像信号を読み込む処理の具体例を示す説明図である。 従来の画像読取装置を構成するイメージセンサの構成を示す説明図である。 従来の画像読取装置によるイメージセンサからの画像信号を読み込む処理を示す説明図である。

以下、本発明の画像読取装置を実施するための形態について図面を参照して説明する。
図１は発明を実施する形態の一例であって、本発明の実施形態に係る画像読取装置の構成を示すブロック図、図２は前記画像読取装置によるイメージセンサからの画像信号を読み込む処理を示す説明図である。

なお、この実施の形態に記載されている構成要素はあくまで例示であり、この発明の範囲をそれらのみに限定する主旨のものではない。

本実施形態は、図１，図２に示すように、主走査方向に沿って一列に並設された複数のＣＭＯＳセンサチップ（光電変換素子）１１を備えて、一部の複数のＣＭＯＳセンサチップ１１を接続して１ブロックとして構成した複数のチャネルを備えて構成されるイメージセンサ１０と、イメージセンサ１０により読み取られた画像信号をアナログ信号からデジタル信号に変換して出力するアナログフロントエンド回路２０と、デジタル化された画像信号をサンプリングするサンプリング回路３０と、デジタル化された画像信号を一時的に記録する並べ替え用メモリ（記憶手段）５０と、イメージセンサ１０の主走査方向先頭から前記画像信号が並ぶように、チャネル毎のＣＭＯＳセンサチップ１１からの画像信号に対して並べ替え用メモリ５０への書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を並び替え用メモリ５０に読み書きを行う並び替え回路４０と、を備えた画像読取装置１において、イメージセンサ１０の構成として、隣り合うＣＭＯＳセンサチップ１１が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次複数のチャネルに分かれて接続するように構成することを特徴とするものである。

画像読取装置１の制御部の構成として、上述したアナログフロントエンド回路２０、サンプリング回路３０、並び替え回路４０、並べ替え用メモリ（記憶手段）５０に加えて、タイミング制御回路６０、画像補正回路７０と、メモリ（画像処理用）８０とを備えている。

イメージセンサ１０は、例えば、１つの光電変換素子当たり４３２画素のＣＭＯＳセンサチップ（ＣＩＳチップ）１１を１２個、主走査方向に一列に並べて配置されている。

タイミング制御回路６０にて制御されたイメージセンサ１０は、画像信号をアナログフロントエンド回路２０に送り、ここで画像信号がアナログ信号からデジタル信号に変換されてサンプリング回路３０にてデータがサンプリングされる。

並び替え回路４０にて元の主走査方向の画素の並びに並び替えられた画像信号は、画像補正回路７０に送られて画像補正処理が行われる。

画像補正回路７０は、主に、黒基準データに基づいて光電変換素子間のばらつきを補正する暗補正回路（黒補正）７１、白基準データに基づいて光電変換素子間及び光源のばらつきを補正するシェーディング補正回路（白補正）７２、γ曲線の補正を行うγ（ガンマ）補正回路７３、解像度の補正を行う解像度補正回路７４から構成されている。
なお、暗補正回路７１、シェーディング補正回路７２、γ補正回路７３、解像度補正回路７４は周知のものであるため、詳細な説明は省略する。

次に、本実施形態のイメージセンサ１０の特徴的な構成について説明する。
イメージセンサ１０は、図２に示すように、１２個の同じＣＭＯＳセンサチップ１１を３チャネルで出力にする場合に、４個のＣＭＯＳセンサチップ１１を１ブロックとした組み合わせを、イメージセンサ１０の主走査方向先頭から２チップ飛ばしで順次接続するように組み合わせて構成される。

具体的には、イメージセンサ１０は、図２に示すように、ｃｈ１としてＣＭＯＳセンサチップ１１（１，４，７，１０）が組み合わされ、ｃｈ２としてＣＭＯＳセンサチップ１１（２，５，８，１１）が組み合わされ、ｃｈ３としてＣＭＯＳセンサチップ１１（３，６，９，１２）が組み合わされて、３チャネル方式で構成されている。

そして、この構成にて３チャネル分のＣＭＯＳセンサチップ１１のデータ出力を元の主走査方向の並びに並び替えるために、並べ替え用メモリ５０として少なくともＣＭＯＳセンサチップ１１が３個分のメモリ容量を有する第１メモリブロック５１，第２メモリブロック５２を備えている。

次に、本実施形態のイメージセンサ１０による画像データの読み取りについて説明する。
図２に示すように、第ｎライン目の画像を３チャネルのＣＭＯＳセンサチップ１１により読み取る場合、まず、第１メモリブロック５１の系列１にｃｈ１の画像信号(第１番目のＣＭＯＳセンサチップ１１の画像信号)が記録され、系列２にｃｈ２の画像信号(第２番目のＣＭＯＳセンサチップ１１の画像信号)が記録され、系列３にｃｈ３の画像信号(第３番目のＣＭＯＳセンサチップ１１の画像信号)がそれぞれ１チップ分記録される。

第１メモリブロック５１の系列１〜３にそれぞれ１チップ分の画像信号が記録された場合、次の第４〜６番目のＣＭＯＳセンサチップ１１の画像信号は、第２メモリブロック５２に記録される。そして既に第１メモリブロック５１に記録済みの第１〜３番目のＣＭＯＳセンサチップ１１の画像信号は、第４〜６番目のＣＭＯＳセンサチップ１１の画像信号を第２メモリブロック５２に記録している間に、メモリライト速度の３倍速で読み取り画像補正回路７０に伝送され、第１メモリブロック５１は次ライン書き込みスタンバイ状態になる。

次の第７〜９番目のＣＭＯＳセンサチップ１１の画像信号は、第１メモリブロック５１に記録される。そして既に第２メモリブロック５２に記録済みの第４〜６番目のＣＭＯＳセンサチップ１１の画像信号は、第７〜９目のＣＭＯＳセンサチップ１１の画像信号を第１メモリブロック５１に記録している間に、メモリライト速度の３倍速で読み取り画像補正回路７０に伝送され、第２メモリブロック５２は次ライン書き込みスタンバイ状態になる。

次の第１０〜１２番目のＣＭＯＳセンサチップ１１の画像信号は、第２メモリブロック５２に記録される。そして既に第１メモリブロック５１に記録済みの第７〜９番目のＣＭＯＳセンサチップ１１の画像信号は、第１０〜１２番目のＣＭＯＳセンサチップ１１の画像信号を第２メモリブロック５２に記録している間に、メモリライト速度の３倍速で読み取り画像補正回路７０に伝送される。

第１０〜１２番目の画像信号も次主走査データを第１メモリブロック５１に書き込んでいる間にリードされ、こうして元の１主走査方向の並びに画像信号を並び替えることができる。以下、同様に第ｎ＋１ライン目以降も上述した動作を繰り返していくことで画像信号の読み取りが実行される。

以上のように、従来から存在する多チャネル（例えば３チャネル）の構成において、図２に示すように、イメージセンサ１０の主走査方向の先頭から２個飛ばしでＣＭＯＳセンサチップ１１を組み合わせて（例えば、ＣＭＯＳセンサチップ１１の１，４，７，１０のように）１チャネルを構成するように変更するだけで、読み取りライン毎に交互に２個のメモリブロック（第１メモリブロック５１，第２メモリブロック５２）を切り替えて読み取りを行うようにすることで、元の主走査方向の画素に並び替え用のメモリとしてＣＭＯＳセンサチップ１１が３チップ分の画像信号の２倍のメモリ容量を確保すれば済むことになる。

したがって、本実施形態のイメージセンサ１０の構成によれば、並び替えに必要なメモリ容量は、図５に示す従来の３チャネル方式によるＣＭＯＳセンサチップ１１の構成の場合と比較して１／４という非常に小容量にすることができる。

なお、本実施形態のイメージセンサ１０および従来のイメージセンサ１１０の構成として、図２、図６に示すように、ＣＭＯＳセンサチップ１１（１１１）を１２個並設した構成とした例を示したが、一般的にｍ個のＣＭＯＳセンサチップ１１をｎチャネル出力構成とする場合、まず図６に示すような従来構成では、チャネル構成としては先頭から順にｍ／ｎ個のチップをひと固まりとして其々を各チャネル出力とする。その場合、元の主走査方向に並べ替え用のメモリは、交互切り替えも考慮してチップ２×ｍ個分のメモリ容量を必要とする。

これに対し、図２の例では、ｍ個のＣＭＯＳセンサチップ１１をｎチャネル出力構成とする場合、先頭からｎ-１個飛ばしでｍ／ｎ個分のチップのペアを組んで各チャネル出力とする。この場合、元の主走査方向に並べ替え用のメモリは、交互切り替えも考慮してチップ２×ｎ個分のメモリ容量を必要とする。
つまり、図６に示す従来の手法と図３に示す本発明の手法では、元の主走査方向の並びに並び替えるためのメモリ容量は、
（本実施形態によるメモリ容量）／（従来のメモリ容量）＝（２×ｎ）／（２×ｍ）
＝ｎ／ｍ（倍）
となる。

以下に、本発明に係る画像読取装置と従来の画像読取装置における並び替え用メモリについて、具体的に例を挙げてメモリ容量を比較する。
図３は本実施形態の画像読取装置によるイメージセンサからの画像信号を読み込む処理の具体例を示す説明図、図４は従来の画像読取装置によるイメージセンサからの画像信号を読み込む処理の具体例を示す説明図である。

まず、従来の画像読取装置は、一例として、図４に示すように、イメージセンサ１１０の構成として、１チップ内に４３２画素を含むＣＭＯＳセンサチップ１１１を１２チップ一列に並設して、主走査方向先頭から４チップ分を１チャネルとして、３チャネル出力で構成さ
れている。

並び替え用メモリは、３チャネル分のＣＭＯＳセンサチップ１１１からの画像信号を記録可能な１つのメモリブロックとし、さらにリード、ライト切り替え用に第１メモリブロック１５１，第２メモリブロック１５２の２個のメモリブロックを備えている。
つまり、従来の画像読取装置では、主走査分の２倍のメモリ容量を確保している。

ここで、ＣＭＯＳセンサチップ１１１の１画素分のデータ量を１バイトと仮定すると、この場合、第１メモリブロック１５１または第２メモリブロック１５２のうちの一つのメモリブロックの必要な容量は、
４３２（ｂｙｔｅ）×４（チップ）×３（系列）＝５１８４（ｂｙｔｅ）
となり、第１メモリブロック１５１と第２メモリブロック１５２とを併せると、全体で、
５１８４（ｂｙｔｅ）×２＝１０３６８（ｂｙｔｅ）
が必要になり、主走査画素数の２倍分の膨大なメモリ容量が必要となる。

一方、本発明に係る画像読取装置は、図３に示すように、イメージセンサ１０の構成として、１チップ内に４３２画素を含むＣＭＯＳセンサチップ１１を１２チップ一列に並設して、３チャネル出力にする場合に、４つのＣＭＯＳセンサチップ１１からなる１ブロックの組み合わせを、主走査方向先頭から２チップ飛ばしに順次組み合わせた構成としている。

並び替え用メモリは、１チャネルについて１チップ分ＣＭＯＳセンサチップ１１のメモリ容量を３チャネル分記録可能なメモリブロックとして、第１メモリブロック５１，第２メモリブロック５２の２個のメモリブロックを備えている。

従来のＣＭＯＳセンサチップ１１１と同様に、本発明に係るＣＭＯＳセンサチップ１１の１画素分のデータ量を１バイトと仮定すると、この場合、第１メモリブロック５１または第２メモリブロック５２のうちの一つのメモリブロックの必要な容量は、
４３２（ｂｙｔｅ）×１（チップ）×３（系列）＝１２９６（ｂｙｔｅ）
となり、第１メモリブロック５１と第２メモリブロック５２とを併せると、全体で、
１２９６（ｂｙｔｅ）×２＝２５９２（ｂｙｔｅ）
となる。

このように、本発明の画像読取装置によれば、並び替え用メモリに必要なメモリ容量は、前述した従来の画像読取装置と比較して、
２５９２（ｂｙｔｅ）／１０３６８（ｂｙｔｅ）＝１／４（倍）
となり、大幅にメモリ容量を削減できる。

以上のように、本実施形態によれば、主走査方向に沿って一列に並設された１２個のＣＭＯＳセンサチップ１１を備えて、４個のＣＭＯＳセンサチップ１１を接続して１ブロックとして構成した３チャネルで構成されるイメージセンサ１０を備えて、このイメージセンサ１０の出力信号に基づいて画像読み取りを行う画像読取装置１であって、イメージセンサ１０の構成として、隣り合うＣＭＯＳセンサチップ１１が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次３チャネルに分かれて接続され、各チャネルにおいて次に接続されるＣＭＯＳセンサチップ１１が先に接続されたＣＭＯＳセンサチップ１１から２個飛ばしで接続され、各チャネルから出力を引き出して、３チャネルを並列出力する構成として、チャネルの数分のＣＭＯＳセンサチップ１１からの画像信号に基づく画像データを記録可能なメモリ容量を有する第１メモリブロック５１と第２メモリブロック５２の２セットのメモリブロックを備えることで、元の主走査方向順に画像データを並び替える際に、イメージセンサ１０の主走査画方向に沿った全てのＣＭＯＳセンサチップ１１分のメモリ容量を確保する必要は無いので、並び替え用メモリの容量を削減でき、低消費電力化、低コスト化および基板面の小型化を図ることができる。

なお、本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、本発明の要旨を逸脱しない範囲内において適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

１ 画像読取装置
１０ イメージセンサ
１１ ＣＭＯＳセンサチップ（光電変換素子）
２０ アナログフロントエンド回路
３０ サンプリング回路
４０ 並び替え回路
５０ 並び替え用メモリ（記憶手段）
５１ 第１メモリブロック（記憶手段）
５２ 第２メモリブロック（記憶手段）
６０ タイミング制御回路
７０ 画像補正回路
７１ 暗補正回路
７２ シェーディング補正回路
７３ γ補正回路
７４ 解像度補正回路
８０ メモリ（画像処理用）

Claims (4)

1. 主走査方向に沿って一列に並設された複数の光電変換素子を備えて、一部の複数の光電変換素子を接続して１ブロックとして構成した複数のチャネルを備えて構成されるイメージセンサと、前記イメージセンサにより読取られた画像信号をアナログ信号からデジタル信号に変換して出力するアナログフロントエンド回路と、デジタル化された画像信号をサンプリングするサンプリング回路と、デジタル化された画像信号を一時的に記録する記憶手段と、前記イメージセンサの主走査方向先頭から前記画像信号が並ぶように、チャネル毎の光電変換素子からの画像信号に対して前記記憶手段への書き込みと読み出しとを行うためのアドレスを付与して、サンプリングされた画像信号を前記記憶手段に読み書きを行う並び替え回路と、を備えた画像読取装置において、
   前記イメージセンサは、隣り合う光電変換素子が同一のチャネルに連続して接続されることなく、主走査方向先頭から順次複数のチャネルに分かれて接続されることを特徴とする画像読取装置。
2. 前記イメージセンサが、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、
   前記光電変換素子は、主走査方向先頭から順次各チャンネルに接続されて、各チャネルにおいて次に接続される光電変換素子が先に接続された光電変換素子からｎ-１個飛ばしで接続されて、ｍ／ｎ個の光電変換素子と接続するｎチャネルを構成することを特徴とする請求項１に記載の画像読取装置。
3. 前記記憶手段は、チャネルの数分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備え、
   前記イメージセンサの主走査方向に沿って複数の光電変換素子の画像信号を同時に複数のチャネルにより出力する場合、
   主走査方向先頭から順に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して一方のメモリブロックに一時的に記録して、次に並設される複数の光電変換素子からの画像信号を複数チャネルにより出力して他方のメモリブロックに一時的に記録することを特徴とする請求項１または２に記載の画像読取装置。
4. 前記イメージセンサが、ｍ個の光電変換素子をｎチャネルで出力する構成とする場合、
   前記記憶手段は、ｎチャネル分の光電変換素子からの画像信号に基づく画像データを記録可能なメモリ容量を有する記憶部材を２セット備えることを特徴とする請求項３に記載の画像読取装置。

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