JPH06188716A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 高速ＥＣＬ回路２１０からＩＩＬ回路２３０
への伝達信号の変換を行うインターフェイス回路１２０
ａにおいて、集積回路のバイアスをオフした時に無効電
流が発生しないようにするとともに、回路を構成する抵
抗等のバラツキに関係なく応答速度の安定化及び低消費
電力化を実現する。 【構成】 上記インターフェイス回路１２０ａを、上記
ＥＣＬ回路２１０の差動出力に基づく差動信号を受ける
差動増幅器１２１を含む回路構成とし、該差動増幅器１
２１を構成するトランジスタの一方Ｑ１０のコレクタ電
流に基づく信号を後段のＩＩＬ回路２３０に出力するよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関
し、特に高速ＥＣＬ（Emitter Coupled Logic)回路から
ＩＩＬ（Integrated Injection Logic）回路への信号の
変換を行うインターフェイス回路に関するものである。

【０００２】

【従来の技術】図４は従来の半導体集積回路を説明する
ための回路図であり、図において、２００は従来の半導
体集積回路で、一つの信号対をなす差動入力ＤＩを受
け、これに応じた１つの信号対をなす差動出力を出力す
るＥＣＬ回路２１０と、上記差動出力に対応する単一の
信号を入力とする、ＩＩＬゲートＧ１からなるＩＩＬ回
路２３０と、上記両論理回路２１０，２３０間に接続さ
れ、上記差動出力を単一の信号に変換するインターフェ
イス回路２２０とから構成されている。

【０００３】またＱ１，Ｑ２及びＲ１，Ｒ２はそれぞれ
上記ＥＣＬ回路２１０を構成するＮＰＮトランジスタ及
び抵抗であり、該トランジスタＱ１及びＱ２のコレクタ
は上記抵抗Ｒ１，Ｒ２を介して電源Ｖccに接続され、ま
たこれらのトランジスタの共通エミッタと接地との間に
は、該両トランジスタＱ１，Ｑ２にバイアス電流Ｉ1を
供給する定電流源Ｓが接続されおり、それぞれのベース
には上記差動入力ＤＩが入力されるようになっている。

【０００４】またＱ３〜Ｑ７は上記インターフェイス回
路２２０を構成するＮＰＮトランジスタで、上記トラン
ジスタＱ３及びＱ４はそのコレクタが電源Ｖccに接続さ
れ、ベースがそれぞれ上記各ＮＰＮトランジスタＱ１，
Ｑ２のコレクタに接続されている。上記トランジスタＱ
５，Ｑ６はエミッタが接地に、コレクタがそれぞれ抵抗
Ｒ３，Ｒ４を介して上記トランジスタＱ３，Ｑ４のコレ
クタに接続され、ベースが上記トランジスタＱ５のコレ
クタに共通接続されている。また上記トランジスタＱ７
はベースが上記トランジスタＱ６のコレクタに接続さ
れ、エミッタが接地されている。そしてこのトランジス
タＱ７のコレクタが上記単一の信号の出力端子となって
おり、上記ＩＩＬ回路２３０の入力に接続されている。
なおここでは上記抵抗Ｒ１とＲ２の抵抗値を等しくし、
かつ上記抵抗Ｒ３とＲ４の抵抗値を等しくしている。

【０００５】次に動作について説明する。このような構
成の半導体集積回路２００では、差動入力ＤＩが上記Ｅ
ＣＬ回路２１０のトランジスタＱ１，Ｑ２のベースに入
力されると、該これらのトランジスタのコレクタには、
上記差動入力ＤＩに応じた差動出力が出力され、この差
動出力が上記インターフェイス回路２２０のトランジス
タＱ３，Ｑ４のベースに入力される。

【０００６】ここで上記トランジスタＱ１のベース電圧
がトランジスタＱ２のベース電圧より高い時、定電流Ｉ
1 はトランジスタＱ１を通って流れることとなり、トラ
ンジスタＱ４のベース電圧は電源電位ＶCCより所定電圧
（抵抗Ｒ1 の抵抗値×定電流Ｉ1 ）分だけ下がった電位
となる。一方、トランジスタＱ３のベースは抵抗Ｒ２を
通して電源電位ＶCCとなる。この時、カレントミラー回
路を構成するトランジスタＱ５，Ｑ６に流れる電流Ｉ2
，Ｉ2 ′は、上記抵抗Ｒ１とＲ２の抵抗値が等しく、
かつ抵抗Ｒ３とＲ４の抵抗値が等しいので、トランジス
タＱ４を通してトランジスタＱ７のベースとトランジス
タＱ６のコレクタとの接続ノードＮに流れ込む電流Ｉ3
より大きくなり、これによりトランジスタＱ７はオフと
なり、ＩＩＬゲートＧ１の出力はＬレベルとなる。

【０００７】逆に、上記トランジスタＱ１のベース電圧
がトランジスタＱ２のベース電圧より低い時には、上記
接続ノードＮに流れ込む電流Ｉ3 が接続ノードＮから流
れ出す電流Ｉ2 ′より大きくなり、トランジスタＱ７が
オンして、ＩＩＬゲートＧ１の出力はＨレベルとなる。

【０００８】

【発明が解決しようとする課題】従来の半導体集積回路
ではインターフェイス回路を以上のように構成している
ので、上記定電流源Ｓがオフすると、上記インターフェ
イス回路前段のＥＣＬ回路２１０へのバイアス電流Ｉ1
の供給が停止してＥＣＬ回路における電源Ｖcc側から接
地側に到る電流経路が遮断されることとなり、電源Ｖcc
から抵抗Ｒ２，トランジスタＱ３，抵抗Ｒ３，及びトラ
ンジスタＱ５を介して接地に到る電流経路、また電源Ｖ
ccから抵抗Ｒ１，トランジスタＱ４，抵抗Ｒ４，及びト
ランジスタＱ７を介して接地に到る電流経路に無効電流
が流れてしまうという問題点があった。

【０００９】また、上記半導体集積回路２００では、上
記抵抗Ｒ2 やＲ3 の抵抗値のバラツキによりカレントミ
ラー回路を流れる電流Ｉ2 ，Ｉ2 ′、特にノードＮから
流れ出す電流Ｉ2 ′が、また抵抗Ｒ1 やＲ4 のバラツキ
によりノードＮに流れ込む電流Ｉ3 がばらつくこととな
る。この結果上記トランジスタＱ７のベースバイアス電
流Ｉb （＝Ｉ3 −Ｉ2 ′）が変動することとなり、ＥＣ
Ｌ回路２１０の差動出力が反転してからトランジスタＱ
７がオンあるいはオフするまでの時間、つまりインター
フェイス回路２２０の応答速度が変化してしまう。

【００１０】特に、上記抵抗値Ｒ1 〜Ｒ4 が設計値より
小さくなっている場合には上記各電流経路全体の抵抗値
が下がるため、バイアス電流Ｉ1 の供給停止時において
該電流経路を流れる無効電流が増大してしまい、また、
電源電圧が増大した時においても、上記インターフェイ
ス回路内を流れる電流は増大することとなり、消費電流
の増大を招くという問題もあった。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、回路のバイアス電流をオフした
時に発生する無効電流を低減することができるととも
に、回路を構成する抵抗の抵抗値等のバラツキに関係な
く応答速度の安定化及び低消費電力化を実現することが
できる半導体集積回路を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体集
積回路は、前段の信号処理回路からの一つの信号対をな
す差動出力を単一の信号に変換して後段の信号処理回路
に伝達するインターフェイス回路を、上記第１の信号処
理回路からの差動出力に基づく差動信号が各ベースに入
力されるエミッタ共通の一対のトランジスタと、その共
通エミッタに接続された定電流源とからなり、上記差動
信号の差動増幅を行う差動増幅器を有し、該差動増幅器
の一方のトランジスタのコレクタから上記単一の信号を
取り出すようにしたものである。

【００１３】この発明は上記インターフェイス回路にお
いて、差動増幅器の後段に、その差動出力をコレクタに
受けるベース共通の一対のトランジスタからなり、一方
のトランジスタのコレクタに他方のトランジスタのコレ
クタ電流と等しい電流を流す電流ミラー回路を設け、上
記一方のトランジスタのコレクタから、上記差動出力を
構成する一対の信号のレベル差に対応する信号を上記単
一の信号として取り出すようにしたものである。

【００１４】

【作用】この発明においては、前段の信号処理回路から
の一つの信号対をなす差動出力をこれに対応する単一の
信号に変換するインターフェイス回路を、上記差動出力
に基づく差動信号が各ベースに入力されるエミッタ共通
の一対のトランジスタと、その共通エミッタに接続され
た定電流源とからなる差動増幅器を有する回路構成と
し、該差動増幅器の一方のトランジスタのコレクタから
上記単一の信号を取り出すようにしたから、回路全体の
バイアス電流の供給を停止した時、同時に上記差動増幅
器の定電流源もオフされることとなり、これにより前段
の信号処理回路から該差動増幅器の定電流源を介して接
地側に抜ける無効電流を低減することができる。

【００１５】また前段の信号処理回路からの差動出力に
基づく差動信号を、差動増幅器により後段の信号処理回
路への単一の信号に変換しているため、インターフェイ
ス回路の応答性，つまり上記前段の差動出力の信号反転
後、インターフェイス回路の単一信号出力が信号反転す
るまでの時間は、上記差動増幅器のトランジスタ特性に
より概ね決定されることとなり、抵抗素子等のバラツキ
に起因する応答性の変動を抑えることができる。

【００１６】また、上記インターフェイス回路内の電源
側から接地側へ向かう電流経路には、その差動増幅器を
構成する定電流源が配置されているため、上記インター
フェイス回路を流れる電流は、上記抵抗素子等のバラツ
キや電源電圧の変動に関係なく一定となり、電源電圧が
増大した場合等の消費電流の増大を抑えることができ、
低消費電力化を図ることができる。

【００１７】またこの発明においては、インターフェイ
ス回路において差動増幅器の後段に電流ミラー回路を設
け、該電流ミラー回路を構成する一対のトランジスタの
コレクタに上記差動出力に基づく差動信号を供給し、上
記両トランジスタの一方のコレクタから、該差動信号を
なす一対の信号のレベル差に相当する信号を上記単一の
信号として取り出すようにしたので、上記単一の信号の
レベルが、上記差動信号の一方の信号のみから得られる
ものと比較して大きくなる。このため上記差動増幅器の
差動入力レベルが小さい時点で、上記電流ミラー回路の
出力（上記一方のトランジスタのコレクタ）には、後段
の信号処理回路を駆動できる程度のレベルの大きい単一
の信号を得ることができ、実質的に上記差動増幅器の高
速化を図ることができる。

【００１８】

【実施例】実施例１．図１は本発明の第１の実施例によ
る半導体集積回路を説明するための図であり、図におい
て１０１はＥＣＬ回路２１０，インターフェイス回路１
２０ａ及びＩＩＬ回路２３０からなる半導体集積回路で
あり、上記インターフェイス回路１２０ａでは、上記従
来の半導体集積回路２００のインターフェイス回路２２
０において、抵抗Ｒ３，Ｒ４に代えて、ダイオード接続
のトランジスタからなるダイオードＱ８，Ｑ９を設け、
さらにこのダイオードＱ８，Ｑ９のカソード側を定電流
源Ｓに接続している。ここで上記各ダイオードＱ９，Ｑ
８のカソードはそれぞれエミッタが共通なＮＰＮトラン
ジスタＱ１０，Ｑ１１のベースに接続され、該トランジ
スタの共通エミッタが定電流源Ｓに接続されている。上
記トランジスタＱ１０のコレクタは抵抗Ｒ５を介して電
源Ｖccに接続されており、またトランジスタＱ１１のコ
レクタは直接電源Ｖccに接続されている。ここでは上記
ＮＰＮトランジスタＱ１０，Ｑ１１及び定電流源Ｓから
差動増幅器１２１が構成されており、上記トランジスタ
Ｑ１０，Ｑ１１の各ベースはそれぞれ上記差動増幅器１
２１の入力ノードＤＡ，ＤＢとなっている。なお、ここ
で図示している定電流源Ｓはすべて同一のものである。

【００１９】また上記トランジスタＱ１０のコレクタに
は、エミッタが電源Ｖccに接続されたトランジスタＱ１
２のベースが接続されており、そのコレクタは直列接続
の抵抗Ｒ６，抵抗Ｒ７を介して接地されている。さらに
上記抵抗Ｒ６と抵抗Ｒ７との接続点には、エミッタが接
地されたトランジスタＱ７のベースが接続されており、
該トランジスタＱ７のコレクタは後段のＩＩＬ回路のゲ
ートＧ１の入力に接続されている。

【００２０】次に動作について説明する。このような構
成の半導体集積回路１０１では、回路動作中は定電流源
ＳによりＥＣＬ回路２１０のトランジスタＱ１，Ｑ２か
らなる差動増幅器にはバイアス電流Ｉ1 が供給され、ま
たインターフェイス回路１２０ａのダイオードＱ８，Ｑ
９にはそれぞれバイアス電流Ｉ1a，Ｉ1bが、差動増幅器
１２１にはバイアス電流Ｉ1cが供給されている。

【００２１】このような状態において上記ＥＣＬ回路２
１０への差動入力が反転して上記トランジスタＱ１のベ
ース電圧がトランジスタＱ２のベース電圧より高くなっ
たとき、定電流源Ｓによる定電流Ｉ1 は抵抗Ｒ１を通っ
て流れることとなる。この時、トランジスタＱ１０，Ｑ
１１のベース電圧ＶB10 ，ＶB11 は、それぞれ次の式で
示すようになる。 ＶB10 ＝ＶCC−（Ｒ１×Ｉ1 ＋ＶBE4 ＋ＶBE9) ＶB11 ＝ＶCC−（ＶBE3 ＋ＶBE8 ） 但し、ＶBE3 ，ＶBE4 はトランジスタＱ３，Ｑ４のベー
ス−エミッタ間電圧、ＶBE8 ，ＶBE9 はダイオードＱ
８，Ｑ９の順方向電圧，ここでは該ダイオードを構成し
ているトランジスタのベース−エミッタ間電圧である。

【００２２】このようにトランジスタＱ１１のベースの
電圧の方がトランジスタＱ１０のベース電圧よりも高く
なるから、インターフェイス回路１２０ａでは、定電流
源Ｓによる電流Ｉ1cは上記差動増幅器１２１のトランジ
スタＱ１１を通って流れることとなる。これによって上
記トランジスタＱ１２はオフとなって、トランジスタＱ
７もオフとなり、従ってＩＩＬゲートＧ１の出力はＬレ
ベルとなる。

【００２３】逆にトランジスタＱ２のベース電圧の方が
トランジスタＱ１のベース電圧より高くなった時は、前
記と全く逆の回路動作により、ＩＩＬゲートＧ１の出力
はＨレベルとなる。

【００２４】また本半導体集積回路１０１では、定電流
源Ｓをオフすると、上記差動増幅器１２１の入力ノード
ＤＡ，ＤＢから接地に到る電流経路が遮断されることと
なり、このため電源Ｖccから上記各ノードを経由して接
地に到る電流経路に無効電流が流れることはない。

【００２５】このように本実施例では、ＥＣＬ回路２１
０とＩＩＬ回路２３０との間に接続されるインターフェ
イス回路１２０ａを、上記ＥＣＬ回路２１０の差動出力
に基づく差動信号を入力とする差動増幅器１２１を含む
回路構成とし、該差動増幅器の一方のトランジスタＱ１
０のコレクタ電流に基づく信号を後段のＩＩＬ回路２３
０に出力するようにしたので、回路電流全体の遮断時に
は、同時に上記差動増幅器１２１の定電流源Ｓがオフす
ることとなり、これによりＥＣＬ回路２１０から上記定
電流源Ｓを介して接地側に抜ける無効電流を遮断するこ
とができる。

【００２６】また上記インターフェイス回路１２０ａで
は、ＥＣＬ回路２１０の差動出力に基づく差動信号を、
差動増幅器１２１により後段のＩＩＬ回路２３０への入
力信号に変換しているため、インターフェイス回路の応
答性，つまり上記ＥＣＬ回路２１０の差動出力が（信
号）反転してからＩＩＬ回路への出力信号が（信号）反
転するまでの時間は上記差動増幅器のトランジスタ特性
により概ね決定されることとなり、抵抗素子等のバラツ
キに起因する応答性の変動を抑えることができる。

【００２７】また、上記インターフェイス回路１２０ａ
内の電源Ｖcc側から接地側へ向かう電流経路には、その
差動増幅器１２１を構成する定電流源Ｓが配置されてい
るため、上記インターフェイス回路１２０ａを流れる電
流Ｉa1，Ｉ1b，Ｉ1cは、上記抵抗素子Ｒ１〜Ｒ４等のバ
ラツキや電源電圧Ｖccの変動に関係なく一定となり、電
源電圧が増大した場合等の消費電流の増大を抑えること
ができ、低消費電力化を図ることができる。

【００２８】実施例２．図２は本発明の第２の実施例に
よる半導体集積回路を説明するための図であり、図にお
いて、１０２は上記第１の実施例におけるインターフェ
イス回路１２０ａに代えて、インターフェイス回路１２
０ｂを用いた半導体集積回路である。つまりこのインタ
ーフェイス回路１２０ｂでは、差動増幅器１２１′を構
成するトランジスタとしてＰＮＰトランジスタＱ１
０′，Ｑ１１′を用い、電源Ｖccを定電流源Ｓ′を介し
てその共通エミッタに接続し、上記ＰＮＰトランジスタ
Ｑ１１′のコレクタを抵抗Ｒ５を介して、またＰＮＰト
ランジスタＱ１０′のコレクタを直接接地し、上記ＰＮ
ＰトランジスタＱ１１′のコレクタをトランジスタＱ７
のゲートに接続したものである。

【００２９】このような構成の半導体集積回路１０２で
は、ＥＣＬ回路２１０のトランジスタＱ１のベース電圧
がトランジスタＱ２のベース電圧より高くなった時、イ
ンターフェイス回路１２０ｂのトランジスタＱ１１′の
ベース電圧がトランジスタＱ１０′のベース電圧より大
きくなり、これによりトランジスタＱ７がオフしてゲー
トＧ１の出力はＬレベルとなる。またトランジスタＱ１
及びＱ２のベース電圧のレベルが逆転すると、ゲートＧ
１の出力はＨレベルとなる。このような構成の半導体集
積回路１０２においても上記第１実施例と同様の効果を
奏する。

【００３０】実施例３．図３は本発明の第３の実施例に
よる半導体集積回路を説明するための図であり、図にお
いて、１０３は上記第１実施例の半導体集積回路１０１
におけるインターフェイス回路１２０ａに代えて、イン
ターフェイス回路１２０ｃを用いた本実施例３の半導体
集積回路である。

【００３１】上記インターフェイス回路１２０ｃでは，
上記インターフェイス回路１２０ａの抵抗Ｒ8 に代えて
ベース及びコレクタを共通接続したＰＮＰトランジスタ
Ｑ１３を用い、上記トランジスタＱ１１のコレクタと電
源Ｖccとの間にベース及びコレクタを共通接続したＰＮ
ＰトランジスタＱ１４を接続している。またＰＮＰトラ
ンジスタＱ１４のベースには、エミッタが電源Ｖccに接
続されたトランジスタＱ１５のベースを接続し、また該
トランジスタＱ１５のコレクタと接地との間にはベー
ス，コレクタ共通接続のＮＰＮトランジスタＱ５を接続
している。

【００３２】さらに電源Ｖccと接地間にＰＮＰトランジ
スタＱ１６及びＮＰＮトランジスタＱ６を接続してお
り、上記トランジスタＱ１６のベースを上記トランジス
タＱ１３のベースに、またトランジスタＱ６のベースを
上記トランジスタＱ５のベースに接続し、さらに上記ト
ランジスタＱ６のコレクタを上記トランジスタＱ７のベ
ースに接続している。その他の構成は上記第１実施例と
同一である。

【００３３】このような構成の本実施例３では、トラン
ジスタＱ１１のベースの電圧の方がトランジスタＱ１０
のベース電圧よりも高くなると、定電流源Ｓによる電流
Ｉ1cはトランジスタＱ１１を通って流れる。このため上
記トランジスタＱ１４とともにカレントミラー回路を構
成するトランジスタＱ１５の電流が増大し、これにより
さらにトランジスタＱ５とともにカレントミラー回路を
構成するトランジスタＱ６の電流が増大する。

【００３４】一方、この時トランジスタＱ１１のベース
の電圧の方がトランジスタＱ１０のベース電圧よりも高
いため、トランジスタＱ１３を流れる電流が減少し、こ
れに伴って上記トランジスタＱ１６を流れる電流を減少
する。この結果トランジスタＱ７がオフしてＩＩＬゲー
トＧ１の出力はＬレベルとなる。

【００３５】逆にトランジスタＱ２のベース電圧の方が
トランジスタＱ１のベース電圧より高くなると、前記と
全く逆の回路動作により、ＩＩＬゲートＧ１の出力はＨ
レベルとなる。

【００３６】このような構成の本実施例では、差動増幅
器１２１の後段にベース共通の一対のトランジスタから
なる電流ミラー回路を設け、上記差動増幅器１２１を構
成する各トランジスタＱ１０，Ｑ１１のコレクタ電流に
応じた信号を、上記トランジスタＱ５，Ｑ６からなる上
記電流ミラー回路により、コレクタが共にトランジスタ
Ｑ７のゲートに接続されたＰＮＰトランジスタＱ１６及
びＮＰＮトランジスタＱ６のゲートに供給し、上記両ト
ランジスタＱ１６及びＱ６のコレクタ電流の差電流によ
り出力段のトランジスタＱ７を駆動するようにしたの
で、該トランジスタＱ７の駆動電流のレベルが、上記実
施例１，２のようにトランジスタＱ１２のコレクタ電流
のみにより上記トランジスタＱ７を駆動するものに比べ
て大きくなる。このため上記差動増幅器１２１が差動入
力レベルが小さい時点で、上記電流ミラー回路の出力
（後段のトランジスタＱ７のゲート）には、後段のＥＣ
Ｌ回路２３０を駆動できる程度のレベルの大きい信号が
供給されることとなり、実質的に上記差動増幅器１２１
の高速化を図ることができる。

【００３７】

【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、前段の信号処理回路からの一つの信号
対をなす差動出力をこれに対応する単一の信号に変換す
るインターフェイス回路を、上記差動出力に基づく差動
信号が各ベースに入力されるエミッタ共通の一対のトラ
ンジスタと、その共通エミッタに接続された定電流源と
からなる差動増幅器を有する回路構成とし、該差動増幅
器の一方のトランジスタのコレクタから上記単一の信号
を取り出すようにしたので、回路全体のバイアス電流の
供給を停止した時、同時に上記差動増幅器の定電流源も
オフされることとなり、これにより前段の信号処理回路
から該差動増幅器の定電流源を介して接地側に抜ける無
効電流を低減することができる効果がある。

【００３８】また前段の信号処理回路からの差動出力に
基づく差動信号を、差動増幅器により後段の信号処理回
路への単一の信号に変換しているため、インターフェイ
ス回路の応答性，つまり上記前段の差動出力の信号反転
後、インターフェイス回路の単一信号出力が信号反転す
るまでの時間は、上記差動増幅器のトランジスタ特性に
より概ね決定されることとなり、抵抗素子等のバラツキ
に起因する応答性の変動を抑えることができる。

【００３９】また、上記インターフェイス回路内の電源
側から接地側へ向かう電流経路には、その差動増幅器を
構成する定電流源が配置されているため、上記インター
フェイス回路を流れる電流は、上記抵抗素子等のバラツ
キや電源電圧の変動に関係なく一定となり、電源電圧が
増大した場合等の消費電流の増大を抑えることができ、
低消費電力化を図ることができる効果もある。

【００４０】またこの発明によれば上記インターフェイ
ス回路において、差動増幅器の後段に電流ミラー回路を
設け、該電流ミラー回路を構成する一対のトランジスタ
のコレクタに上記差動出力に基づく差動信号を供給し、
上記両トランジスタの一方のコレクタから、該差動信号
をなす一対の信号のレベル差に相当する信号を上記単一
の信号として取り出すようにしたので、上記単一の信号
のレベルが、上記差動信号の一方の信号のみに基づいて
得られるものと比較して大きくなる。このため上記差動
増幅器の差動入力レベルが小さい時点で、上記電流ミラ
ー回路の出力には、後段の信号処理回路を駆動できる程
度のレベルの大きい単一の信号を得ることができ、上記
効果に加えて実質的に上記差動増幅器の高速化を図るこ
とができる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体集積回路
を説明するための回路構成図である。

【図２】この発明の第２の実施例による半導体集積回路
として、第１実施例におけるインターフェイス回路の構
成トランジスタの導電型を変えた回路構成を示す図であ
る。

【図３】この発明の第３の実施例による半導体集積回路
としてそのインターフェイス回路の高速化を図った回路
構成を示す図である。

【図４】従来の半導体集積回路を説明するための回路構
成図である。

【符号の説明】

１０１，１０２，１０３ 半導体集積回路 １２０ａ，１２０ｂ，１２０ｃ インターフェイス回路 １２１，１２１′ 差動増幅器 ２１０ ＥＣＬ回路 ２３０ ＩＩＬ回路 Ｑ１〜Ｑ１６ トランジスタ Ｒ１〜Ｒ８ 抵抗 Ｉ，Ｉ′，Ｉ1a〜Ｉ1d 定電流 Ｓ，Ｓ′ 定電流源 Ｇ１ ＩＩＬゲート Ｖcc 電源電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一つの信号対をなす差動入力を受けて、
   一つの信号対をなす差動出力を出力する第１の信号処理
   回路と、上記差動出力に対応する単一の信号を入力とす
   る第２の信号処理回路と、上記第１の信号処理回路から
   の差動出力を単一の信号に変換して第２の信号処理回路
   に伝達するインターフェイス回路とを備えた半導体集積
   回路において、 上記インターフェイス回路は、 上記第１の信号処理回路からの差動出力に基づく差動信
   号が各ベースに入力されるエミッタ共通の一対のトラン
   ジスタと、その共通エミッタに接続された定電流源とか
   らなり、上記差動信号の差動増幅を行う差動増幅器を有
   し、 該差動増幅器の一方のトランジスタのコレクタから上記
   単一の信号を取り出すものであることを特徴とする半導
   体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 上記インターフェイス回路は、 各コレクタに上記差動増幅器の差動出力を受ける、ベー
   ス共通の一対のトランジスタからなり、一方のトランジ
   スタのコレクタに他方のトランジスタのコレクタ電流と
   等しい電流を流す電流ミラー回路を有し、 上記一方のトランジスタのコレクタから、上記差動増幅
   器の差動出力を構成する一対の信号のレベル差に対応す
   る信号を上記単一の信号として取り出すようにしたこと
   を特徴とすることを特徴とする半導体集積回路。