JPH06180808A

JPH06180808A - 波形等化回路

Info

Publication number: JPH06180808A
Application number: JP33416092A
Authority: JP
Inventors: Masatomo Hori; 雅智堀; Naoki Ejima; 直樹江島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-12-15
Filing date: 1992-12-15
Publication date: 1994-06-28

Abstract

(57)【要約】【目的】伝送レートの変動に係わらず、常に最適な等
化特性を得る波形等化回路を提供する。【構成】入力端子１１に符号間干渉を含んだ信号が与
えられると、フィルタ１２は所定の等化特性で符号間干
渉を補正し出力する。周期検出部１３は常にフィルタ１
２の出力の反転周期を計時することにより伝送レートを
検出し、検出結果を制御回路１４へ出力する。制御回路
１４は検出結果をもとにフィルタ１２の等化特性を可変
する。信号の反転周期より伝送レートを検出し、伝送レ
ートに応じてフィルタ１２の特性を可変するので、伝送
レートの変動に対し常に最適な等化特性を得ることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定ヘッド方式による
再生ないしは記録再生を行うデジタルオーディオテープ
レコーダ、特に近年発表されたデジタルコンパクトカセ
ットレコーダに適用して、耐振性能を飛躍的に高めるこ
とができる波形等化回路に係わる。

【０００２】

【従来の技術】近年、波形等化回路は，デジタル磁気記
録における再生信号の符号間干渉を補正し誤りなくデー
タを再生する目的で、デジタルコンパクトカセットレコ
ーダをはじめとするデジタルオーディオテープレコーダ
に利用されている。

【０００３】従来の波形等化回路の一例のブロック図を
図１２に示す。図１２はいわゆるトランスバーサルフィ
ルタであり、遅延手段７１及び７２は入力端子１１から
入力された信号を一定時間遅延させ、係数メモリ７３，
７４及び７５はタップ係数を記憶している。乗算手段７
６，７７及び７８は各々係数メモリ７３，７４及び７５
に記憶された信号と入力された信号とを乗算する。加算
手段７９は乗算手段７６，７７及び７８の出力を加算
し、出力端子１５に出力する。

【０００４】以上のように構成された波形等化回路につ
いて、以下その動作について説明する。記録媒体から再
生された符号間干渉を含んだデジタル信号の例として、
（数１）に示す信号を入力端子１１へ与えた場合を考え
る。

【０００５】

【数１】

【０００６】ここでＡは信号の振幅、ｗは角周波数、Ｔ
は遅延手段７１及び７２の遅延量である。乗算手段７
６，７７及び７８の入力は、それぞれ（数２），（数
３）及び（数４）に示すようになる。

【０００７】

【数２】

【０００８】

【数３】

【０００９】

【数４】

【００１０】となる。一方、係数メモリ７３，７４，７
５に記憶されている値をそれぞれＫ３，Ｋ４，Ｋ５とす
れば、出力端子１５に現われる信号は（数５）に示すよ
うになる。

【００１１】

【数５】

【００１２】となる。ここで（数６），（数７）とおく
と、

【００１３】

【数６】

【００１４】

【数７】

【００１５】（数５）は（数８）のようになる。

【００１６】

【数８】

【００１７】よって、Ｋ４，ｋ３，ｋ５を設定すること
により、出力信号の利得、周波数特性、位相特性を設定
し入力信号の等化を実現している。

【００１８】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、波形等化回路の利得、周波数特性、位相
特性といった等化特性が固定されている。デジタルオー
ディオテープレコーダにおける波形等化回路の理想的な
等化特性は再生されたデータの伝送レートに依存するの
で、このように等化特性が固定されていると、再生され
たデータの伝送レートが変動した場合に理想的な等化が
行えなくなり、結果的にエラーレートが悪化し、再生音
の品質を劣化させるという問題点を有していた。

【００１９】特に、デジタルコンパクトカセットレコー
ダはテープとヘッドの相対速度が遅いため、ミクロンオ
ーダのメカニズムの振動が±数十％の非常に大きな伝送
レートの変動となる。例えば車載用途を考えた場合、振
動による伝送レートの変動は±３０％を越える。伝送レ
ートが＋３０％の信号を正規の伝送レートを想定した固
定の等化特性で再生した場合、Ｓ／Ｎ劣化量は１０ｄＢ
以上となり、エラーレートは誤り訂正能力限界を越えて
再生音は大幅に劣化する。

【００２０】本発明は上記従来の問題点を解決するもの
で、伝送レートの変動に係わらず、常に最適な等化特性
を得る波形等化回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】この目的を達成するため
に本発明の波形等化回路は、入力信号の符号間干渉を補
正するフィルタと、上記フィルタの出力の反転周期を計
時して伝送レートを検出する周期検出部と、上記周期検
出部の出力に基づき上記フィルタの特性を変更する制御
回路とを備えている。

【００２２】

【作用】本発明は上記した構成により、入力信号の伝送
レートが高くなるとフィルタの出力の反転周期が短くな
り、逆に低い場合は長くなるので、周期検出部は信号の
反転周期より伝送レートを検出する。制御回路は周期検
出部の検出結果をもとに、伝送レートに応じた最適な等
化特性になるようにフィルタの等化特性を調整する。よ
って、伝送レートの変動に係わらず、常に最適な等化特
性を得ることができる。

【００２３】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００２４】図１は本発明の第１の実施例における波形
等化回路のブロック図を示すものである。図１におい
て、１１は入力端子、１２はフィルタ、１３は周期検出
部、１４は制御回路、１５は出力端子である。

【００２５】以上のように構成された本実施例の波形等
化回路について、以下その動作について説明する。入力
端子１１に符号間干渉を含んだ信号が与えられると、フ
ィルタ１２は所定の等化特性で符号間干渉を補正し出力
する。周期検出部１３は常にフィルタ１２の出力の反転
周期を計時することにより伝送レートを検出し、検出結
果を制御回路１４へ出力する。制御回路１４は検出結果
をもとにフィルタ１２の等化特性を可変する。

【００２６】以上のように本実施例によれば、フィルタ
１２と周期検出部１３と制御回路１４とを設けることに
より、信号の反転周期より伝送レートを検出し、伝送レ
ートに応じてフィルタ１２の特性を可変するので、伝送
レートの変動に対し常に最適な等化特性を得ることがで
きる。

【００２７】周期検出部１３の具体的な構成例を図２に
示す。図２において、８１は入力端子、８２は出力端
子、８３は発振器、８４はカウンタ、８５，８６及び８
７はＤフリップフロップ、８８はスライサである。ま
た、図３は図２の各信号線のタイミングチャート図であ
る。図３において、(a)は入力端子８１に与える周期検
出の対象となる入力信号、(b)は発振器８３の発振する
クロック、(c)は入力信号を２値信号に変換したスライ
サ８８の出力、(d)はＤフリップフロップ８６のＱ出
力、(e)はカウンタ８４のカウント出力、(f)はＤフリッ
プフロップ８５の反転Ｑ出力、(g)は出力端子８２に現
れる周期検出結果である。

【００２８】以下に図２及び図３を用いてその動作を説
明する。入力端子８１に入力信号(a)を与える。入力信
号(a)はスライサ８８により２値信号(c)に変換される。
発振器８３は入力信号(a)の伝送レートに対し十分高い
周波数であるクロック(b)を発振する。２値化された入
力信号(c)をＤフリップフロップ８５でタイミング合わ
せし、さらにＤフリップフロップ８６で１クロック分遅
らせた信号が(d)である。Ｄフリップフロップ８６の出
力(d)をカウンタ８４の負論理リセットとカウントイネ
ーブルに入力することにより、カウンタ８４は出力(d)
のＨ区間でカウントを行う。カウンタ８４のカウント出
力(e)は、Ｄフリップフロップ８７においてＤフリップ
フロップ８５の反転出力(f)で打ち抜かれて(g)の如き周
期検出結果として出力端子８２に出力される。

【００２９】制御回路１４の具体的な動作について図４
の特性図を用いて説明する。図４は理想的な等化特性の
ひとつであるロールオフファクタ０.５のコサインロー
ルオフ特性を示したものである。反転周期がＴの場合は
（数９）で表される図中実線の特性である。

【００３０】

【数９】

【００３１】入力信号の伝送レートが仮に倍になった場
合、反転周期はＴ／２となり、図中破線の特性が理想的
な等化特性となる。すなわち、伝送レートが高くなった
場合は等化特性を対数の周波数軸上で高いほうに平行移
動させ、低くなった場合は低いほうへ平行移動させれば
よい。フィルタ１２として図１２に示すようなトランス
バーサルフィルタを用いた場合は遅延手段７１，７２の
遅延量を増減させる、あるいは係数メモリ７３，７４及
び７５に記憶するタップ係数を変更することで容易に実
現できる。

【００３２】図５は本発明の第２の実施例を示す波形等
化回路のブロック図である。同図において、１１〜１５
は図１の構成と同様なものである。図１と異なるのは周
期検出部１３の入力を入力端子１１より与えるようにし
た点である。

【００３３】以上のように構成された本実施例の波形等
化回路について、以下その動作について説明する。入力
端子１１に符号間干渉を含んだ信号が与えられると、周
期検出部１３は常に入力端子１１に与えられる入力信号
の反転周期を計時することにより伝送レートを検出し、
検出結果を制御回路１４へ出力する。制御回路１４は検
出結果をもとにフィルタ１２の等化特性を可変する。フ
ィルタ１２は可変された等化特性で入力信号の符号間干
渉を補正し出力する。

【００３４】以上のように本実施例によれば、周期検出
部１３の入力を入力端子１１より与えることにより、周
期検出部１３によるフィルタ１２の制御はフィードフォ
ーワードで行われるので、伝送レートの変動が急激であ
っても誤差なく常に最適な等化特性が得られる。

【００３５】図６は本発明の第３の実施例を示す波形等
化回路のブロック図である。同図において、１１〜１５
は図５の構成と同様なものである。図５と異なるのは、
粗等化手段３１が入力端子１１に与えられる符号間干渉
を含んだ信号を粗く等化し、周期検出部１３の入力を粗
等化手段３１の出力とした点である。

【００３６】以上のように構成された本実施例の波形等
化回路について、以下その動作について説明する。入力
端子１１に符号間干渉を含んだ信号が与えられると、粗
等化手段３１は入力信号の符号間干渉を粗補正し周期検
出部１３へ与える。周期検出部１３は粗等化手段３１の
出力の反転周期を計時することにより伝送レートを検出
し、検出結果を制御回路１４へ出力する。制御回路１４
は検出結果をもとにフィルタ１２の等化特性を可変す
る。フィルタ１２は可変された等化特性で入力信号の符
号間干渉を補正し出力する。

【００３７】以上のように本実施例によれば、粗等化手
段３１が周期検出部１３に与えられる入力信号の符号間
干渉をあらかじめ粗補正するので、入力信号の符号間干
渉が非常に大きい場合でも誤差のない安定した伝送レー
トの検出が可能となる。

【００３８】粗等化手段３１の具体的な構成としては、
先に説明した図１２のようなトランスバーサルフィルタ
を用いてロールオフファクタを大きめにとるか、あるい
は簡単なローパスフィルタと位相等価器を用いれば良
い。

【００３９】図７は本発明の第４の実施例を示す波形等
化回路のブロック図である。本実施例はデジタルコンパ
クトカセットレコーダのように複数のヘッドでテープ長
手方向に同時に記録トラックを形成するマルチトラック
システムに適用した例である。簡単のためヘッドが２つ
の場合を示している。同図において、１１ａ，１１ｂ，
１２ａ，１２ｂ，１３ａ，１３ｂ，１４，１５ａ，１５
ｂはそれぞれ図５の１１〜１５の構成と同様なものであ
る。平均化回路４１は周期検出部１３ａ及び１３ｂのそ
れぞれの検出結果をもとに共通の検出結果を求めて制御
回路１４に出力する。平均化回路４１は加算器と下位ビ
ット切り捨てで簡単に実現できる。

【００４０】以上のように構成された本実施例の波形等
化回路について、以下その動作について説明する。入力
端子１１ａ及び１１ｂそれぞれに符号間干渉を含んだ信
号が与えられると、周期検出部１３ａ及び１３ｂはそれ
ぞれ入力端子１１ａ及び１１ｂに与えられる入力信号の
反転周期を計時することにより伝送レートを検出し、検
出結果を平均化回路４１へ出力する。平均化回路４１は
それぞれの検出結果をもとに共通の検出結果を求めて制
御回路１４へ出力する。制御回路１４は検出結果をもと
にフィルタ１２ａ及び１２ｂの等化特性を可変する。フ
ィルタ１２ａ及びフィルタ１２ｂは可変された等化特性
で入力信号の符号間干渉を補正し出力する。

【００４１】以上のように本実施例によれば、平均化回
路４１が、マルチトラックの個々のトラックに対応する
周期検出部１３ａ及び１３ｂそれぞれの検出結果をもと
に共通の検出結果を求める。これにより周期検出のもと
となる入力信号が単純に２倍となったことと等価とな
り、よって周期検出精度はトラック数に比例して向上す
る。

【００４２】図８は本発明の第５の実施例を示す波形等
化回路のブロック図である。同図において、１１〜１５
は図５の構成と同様なものである。図５と異なるのは，
周期検出部１３の検出結果を入力とする監視回路５２
と、監視回路５２の出力により検出結果を前値ホールド
するリミッタ５１を備え、制御回路１４がリミッタ５１
の出力を入力とする点である。

【００４３】以上のように構成された本実施例の波形等
化回路について、図９のタイミングチャートを参照しな
がら以下その動作について説明する。図９において、
(a)は入力信号、(b)は周期検出部１３の出力、(c)はリ
ミッタ５１の出力の時間軸変化を示している。

【００４４】入力端子１１に入力信号(a)を与えると、
周期検出部１３は常に入力端子１１に与えられる入力信
号(a)の反転周期を計時することにより伝送レートを検
出する。検出結果(b)は監視回路５２により図中破線で
示す所定の範囲内であるか否かが監視される。ドロップ
アウトにより信号レベルの低下した△ｔの範囲で、ノイ
ズによる影響で誤検出を起こし所定の範囲を越えている
ので、リミッタ５１が検出結果を前値ホールドする。制
御回路１４に与えられる検出結果は(c)のようになり、
制御回路１４はこのようにして得られた伝送レートをも
とにフィルタ１２の等化特性を可変する。フィルタ１２
は可変された等化特性で入力信号(a)の符号間干渉を補
正し出力する。

【００４５】以上のように本実施例によれば、ドロップ
アウト等入力信号に一時的な異常があっても、監視回路
５２が周期検出部１３の検出結果を常に監視し、所定値
を越える場合は検出結果を前値ホールドするので、誤っ
た等化特性に設定されることなく、常に安定した等化特
性が得られる。

【００４６】本実施例において、リミッタ５１の動作と
しては前値ホールドではなく所定値リセットとしても同
様の効果が期待できる。

【００４７】図１０は本発明の第６の実施例を示す波形
等化回路のブロック図である。同図において、１１〜１
５は図５の構成と同様なものである。図５と異なるのは
周期検出部の出力の変動周波数を所定の周波数以下に制
限するローパスフィルタ６１を備え、制御回路１３の入
力をローパスフィルタ６１の出力とした点である。

【００４８】以上のように構成された本実施例の波形等
化回路について、図１１のタイミングチャートを参照し
ながら以下その動作について説明する。図１１におい
て、(a)は入力信号、(b)は周期検出部１３の出力、(c)
はローパスフィルタ６１の出力の時間軸変化を示してい
る。

【００４９】入力端子１１に入力信号(a)を与えると、
周期検出部１３は常に入力端子１１に与えられる入力信
号(a)の反転周期を計時することにより伝送レートを検
出する。検出結果(b)はドロップアウトにより信号レベ
ルの低下した△ｔの範囲において、ノイズによる影響で
誤検出し急激に変化している。しかし、ローパスフィル
タ６１により所定の周波数以上の高周波変動成分が除去
されるので、制御回路１４に与えられる検出出力は(c)
のようになり、このようにして得られた伝送レートをも
とにフィルタ１２の等化特性を可変する。フィルタ１２
は可変された等化特性で入力信号(a)の符号間干渉を補
正し出力する。

【００５０】以上のように本実施例によれば、ドロップ
アウト等入力信号に一時的な異常があっても、ローパス
フィルタ６１により所定の周波数以上の高周波変動成分
が除去されるので、等化特性が大幅にずれる事なく、常
に安定した等化特性が得られる。

【００５１】なお、以上の実施例において、周期検出部
１３は本発明の波形等化回路の後段に接続されるＰＬＬ
（フェーズロックドループ）の制御に兼用しても良い。
例えば周期検出部１３の結果をもとにＶＣＯ（電圧制御
発振器）の中心周波数を可変することでキャプチャーレ
ンジを拡大可能である。

【００５２】

【発明の効果】以上のように本発明は、入力信号または
フィルタの出力の反転周期を計時して伝送レートを検出
し、その検出出力に基づきフィルタの特性を変更する構
成としたため、伝送レートの変動に係わらず、常に最適
な等化特性を得ることができる。よって、伝送レートの
変動によりエラーレートが悪化することなく、安定した
高品質の再生音を得る事ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における波形等化回路の
構成を示すブロック図

【図２】同第１の実施例における周期検出回路の１例の
内部構成例を示すブロック図

【図３】図２における周期検出回路の動作を示すタイミ
ングチャート

【図４】同第１の実施例における理想的な等化特性を示
す特性図

【図５】本発明の第２の実施例における波形等化回路の
構成を示すブロック図

【図６】本発明の第３の実施例における波形等化回路の
構成を示すブロック図

【図７】本発明の第４の実施例における波形等化回路の
構成を示すブロック図

【図８】本発明の第５の実施例における波形等化回路の
構成を示すブロック図

【図９】同第５の実施例における波形等化回路の動作を
示すタイミングチャート

【図１０】本発明の第６の実施例における波形等化回路
の構成を示すブロック図

【図１１】同第６の実施例における波形等化回路の動作
を示すタイミングチャート

【図１２】従来の波形等化回路の構成を示すブロック図

【符号の説明】１２フィルタ１３周期検出部１４制御回路３１粗等化手段４１平均化回路５１リミッタ５２監視回路６１ローパスフィルタ

Claims

【特許請求の範囲】

【請求項１】入力信号の符号間干渉を補正するフィル
タと、上記フィルタの出力の反転周期を計時して伝送レートを
検出する周期検出部と、上記周期検出部の出力に基づき上記フィルタの特性を変
更する制御回路とを備えた波形等化回路。
【請求項２】入力信号の符号間干渉を補正するフィル
タと、上記入力信号の反転周期を計時して伝送レートを検出す
る周期検出部と、上記周期検出部の出力に基づき上記フィルタの特性を変
更する制御回路とを備えた波形等化回路。
【請求項３】ｎ個の周期検出部を備えるとともに、上
記ｎ個の周期検出部の各々の出力を平均する平均化回路
を備え、制御回路は上記平均化回路の出力を入力とする
請求項１または２記載の波形等化回路。
【請求項４】周期検出部の出力が所定の範囲を越えた
ことを検出する監視回路を備えた請求項１または２記載
の波形等化回路。
【請求項５】周期検出部の出力の変動周波数を所定の
周波数以下に制限するローパスフィルタを備え、制御回
路は上記ローパスフィルタの出力を入力とする請求項１
または２記載の波形等化回路。
【請求項６】入力信号の符号間干渉を粗補正する粗等
化手段を備え、周期検出部は上記粗等化手段の出力を入
力とする請求項２記載の波形等化回路。