JPH06338782A

JPH06338782A - ディジタルクロック再生装置

Info

Publication number: JPH06338782A
Application number: JP5152899A
Authority: JP
Inventors: Yasuyuki Chagi; 康行茶木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-05-31
Filing date: 1993-05-31
Publication date: 1994-12-06
Anticipated expiration: 2017-07-29
Also published as: JP3309498B2

Abstract

(57)【要約】【構成】位相検出回路１２は、所定サンプリング周期
Ｔ_Mの入力データＤＩを補間してエッジ位置を求め、ク
ロック発生回路１３からのクロック（位置）情報ＣＳと
の位相誤差をエッジ誤差情報ＰEGとして出力し、クロッ
ク発生回路１３及びクロック周期発生回路１４に送る。
クロック周期発生回路１４は、エッジ誤差情報ＰEGに応
じて調整されたクロック周期情報ＣＰをクロック発生回
路１３に送り、クロック発生回路１３は、この情報ＣＰ
を累積的に加算することで再生クロックの位置を示すク
ロック情報ＣＳを出力する。【効果】サンプリング周波数が再生クロック周波数に
比べて低くても、正常なＰＬＬ動作が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルクロック再
生装置に関し、特に、所定のサンプリングクロックでサ
ンプリングされた入力データに対して再生クロックタイ
ミング毎のデータを出力するようなディジタルクロック
再生装置に関する。

【０００２】

【従来の技術】一般に入力信号のクロックを再生するた
めのＰＬＬ（位相ロックループ）回路は、入力信号の位
相に追従する位相同期回路であり、アナログ的な位相比
較器、ローパスフィルタ、電圧制御発振器等を用いて構
成されている。

【０００３】しかしながら、このようなアナログＰＬＬ
回路は、一般に調整等に手間がかかり、コストアップの
原因となる。また、ＰＬＬ回路が適用される装置にディ
ジタル回路を使用する場合、例えばディジタル等化器を
使用して自動等化機能を持たせる場合には、一旦ディジ
タル化された信号をアナログ信号に変換してアナログＰ
ＬＬ回路に供給するような操作が必要となり、後段側に
もディジタル回路が使用される場合には、再びディジタ
ル信号に変換することが必要となる。さらに、アナログ
回路でＰＬＬを構成した場合には、例えばディスク再生
装置におけるトラックジャンプ時等の動作状況により、
その動作環境を変更することが困難であり、回路構成が
複雑化する。

【０００４】このようなことから、近年において、上記
ＰＬＬ回路内部の動作をディジタル的に行わせるような
ディジタルＰＬＬ回路が提案されている。

【０００５】このディジタルＰＬＬ回路においては、例
えばＰＬＬ出力信号と入力信号との位相差を高速な（ハ
イレートの）マスタクロックを用いて計測するような構
成が採用されることが多い。すなわち、入力信号のエッ
ジ（トランジェント）と当該ＰＬＬ回路内部で生成した
出力クロックとの時間差いわゆる位相差を、高速のマス
タクロックの精度でカウントして検出し、上記回路内部
からの出力クロックの位相を制御して上記入力信号のク
ロックに同調させるものである。この場合のマスタクロ
ックに対しては、上記入力信号のビットクロックに比べ
て１桁以上高い精度が要求される。

【０００６】しかしながら、上記入力信号のクロック周
波数が高くなってくると、上記マスタクロックの周波数
を１桁以上高くとることが困難となる。これは、半導体
素子の物理的特性等による制限で動作クロック周波数を
極端に上げられないからである。そこで、マスタクロッ
ク周波数を極端に高めることなく有効な位相差検出が可
能なディジタルＰＬＬ装置を構成することが望まれてい
る。

【０００７】

【発明が解決しようとする課題】ところで、通常のディ
ジタルＰＬＬ装置においては、入力された信号を先ずマ
スタクロックでサンプリングし、比較器を用いて２値信
号として取り出しているため、本質的にレベルを考慮し
た出力が得られず、いわゆるビタビ復調等が困難であ
る。

【０００８】すなわち、ディジタルＰＬＬ装置において
は、入力された信号のレベルそれ自身を利用しないの
で、時間情報のみに頼ることになり、非常に高い周波数
のクロックが必要になる。従って、できるだけ細かい周
期でサンプリングし、エッジ時刻を精度良く取り込まな
いと、ＰＬＬによるデータのエラーが増加するが、近年
のように、要求される再生クロック周波数が上昇しても
マスタクロック周波数は半導体プロセスの制限でむやみ
に上げられないという問題がある。

【０００９】本発明は、このような実情に鑑みてなされ
たものであり、マスタクロック周波数が低くても正常な
ＰＬＬ動作が行われ、さらには再生クロック周波数に対
するマスタクロック周波数の比率が１より大きい程度で
も良好なエラーレートを確保できるようなディジタルＰ
ＬＬ装置の提供を目的とするものである。

【００１０】

【課題を解決するための手段】本発明に係るディジタル
クロック再生装置によれば、クロック再生すべき入力信
号を所定のサンプリングクロックでサンプリングして得
られた入力データに基づいてエッジ位置を求め、該エッ
ジ位置と再生クロックとの間の位相誤差情報を出力する
位相検出手段と、この位相検出手段からの位相誤差情報
と再生クロック周期情報とに基づいて再生クロック情報
を出力するクロック発生手段と、上記位相検出手段から
の位相誤差情報と上記クロック発生手段からの再生クロ
ック情報とに応じて上記再生クロック周期情報を出力す
るクロック周期発生手段とを有して成ることにより、上
述の課題を解決する。

【００１１】ここで、上記位相検出手段は、上記入力デ
ータを補間して得られた補間データを出力するように
し、上記再生クロック情報に応じて各再生クロックタイ
ミングでの補間データを選択して出力するデータ選択手
段を設けることが好ましい。この位相検出手段は、上記
入力データを直線補間して１サンプリング期間内にｎ個
（ｎは２以上の整数）の補間データを求め、上記エッジ
位置をこれらｎ個の補間データの何番目かで表すことが
考えられる。

【００１２】また、上記サンプリングクロック周波数を
上記再生クロック周波数よりも低く設定し、上記クロッ
ク発生手段を１サンプリング期間内に２個以上の再生ク
ロック位置を含む上記再生クロック情報を出力するよう
に構成することが好ましい。このクロック周期発生手段
については、上記位相検出手段からの位相誤差情報を所
定期間に亘って加算した結果に応じて再生クロック周期
を調整し、上記再生クロック周期情報として出力するこ
とも考えられる。さらに、このクロック周期発生手段と
して、再生周波数がロックレンジ範囲内か否かのチェッ
クや、再生周波数の変動が少ないか否かのチェックや、
トラックジャンプ等のような動作状況に応じて、再生ク
ロック周期を適宜選択して出力することが望ましい。

【００１３】

【作用】入力データに基づいてエッジ位置を補間等によ
り求め、このエッジ位置と再生クロックとの位相誤差に
より再生クロック周期を調整しながらクロック再生を行
っているため、再生すべきクロック周波数よりも低いサ
ンプリングクロックでも有効なＰＬＬ動作が行える。ま
た、ディジタルＰＬＬのため、調整が不要であり、トラ
ックジャンプ等の動作状況に応じてＰＬＬ動作環境の変
更が行える。

【００１４】

【実施例】図１は、本発明の一実施例としてのディジタ
ルクロック再生装置の概略構成を示すブロック回路図で
ある。

【００１５】この図１において、入力端子１１にはクロ
ックを再生しようとするＲＦ（高周波）入力信号のデー
タＤＩが供給されて、位相検出回路１２に送られる。こ
の入力データＤＩは、所定のマスタクロックによりサン
プリングされたサンプル値のディジタルデータである。
位相検出回路１２には、クロック発生回路１３からのク
ロック情報ＣＳが供給されて、上記入力データＤＩに対
応する信号波形のエッジ位置との間の位相誤差情報を表
すエッジ誤差情報ＰEGや、入力データの各サンプリング
間隔内にエッジが存在するか否かを示すエッジ存在情報
ＥEX等を出力する。エッジ誤差情報ＰEGはクロック発生
回路１３及びクロック周期発生回路１４に、またエッジ
存在情報ＥEXはクロック周期発生回路１４にそれぞれ送
られる。クロック周期発生回路１４は、再生クロックの
周期を表すクロック周期情報ＣＰを発生し、クロック発
生回路１３に送っている。

【００１６】さらに、この図１に示すディジタルクロッ
ク再生装置においては、データ再生も行っている。すな
わち、位相検出回路１２からは、サンプリング間のデー
タを補間して得られた補間データCDＤが出力されて、デ
ータセレクタ１５に送られている。このデータセレクタ
１５には、クロック発生回路１３からのクロック情報Ｃ
Ｓも供給されており、このクロック情報ＣＳにより上記
補間データCDＤの内の再生クロックタイミングのデータ
（すなわち、再生クロックで再サンプリングされたデー
タ）を選択して再生データＤＯを出力する。

【００１７】このようなディジタルクロック再生装置あ
るいはディジタルＰＬＬは、例えば図２に示すような装
置の一部回路として用いられる。この図２の入力端子２
１には、例えば、磁気テープや光ディスク等の記録媒体
から再生された信号、あるいは通信媒体等を介して伝送
された信号が供給されている。この入力信号は、アンプ
２２を介し、必要に応じてアナログのイコライザ（等化
器）２３を通って、いわゆるＲＦ信号としてＡ／Ｄ（ア
ナログ／ディジタル）変換器２４に送られている。この
Ａ／Ｄ変換器２４で所定のサンプリング周波数（マスタ
クロック周波数）でサンプリングされてディジタル信号
に変換され、これ以降はディジタル信号処理が施され
る。

【００１８】Ａ／Ｄ変換器２４からのディジタル信号
は、必要に応じてディジタルイコライザ（等化器）２５
やディジタル自動アシンメトリ補正回路２６を通った
後、上記図１に示したようなディジタルＰＬＬ（ディジ
タルクロック再生装置）１０に入力される。このディジ
タルＰＬＬ１０では、上記必要に応じて等化され、アシ
ンメトリ補正された、もしくはされていないデータを、
非同期的に受け取り、その中に含まれるクロック成分を
抽出し、そのクロックに同期してデータを再サンプル
し、有効性を示す信号と共に復調器２７に送っている。

【００１９】次に、ＰＬＬの基本動作について、図３を
参照しながら説明する。一般にＰＬＬに入力されるＲＦ
信号に対して、所定のレベル（閾値レベル）によりエッ
ジが決定される。再生されるべきクロックは、このエッ
ジに同期することが必要とされ、ＰＬＬには、このエッ
ジに同期した再生クロックを発生することが要求され
る。しかし、実際にはＲＦ信号のエッジとクロックとの
間に誤差分が生ずることより、この誤差分を訂正しなけ
ればならない。このため、ＲＦ信号のエッジと再生クロ
ックとのエッジとの差分を誤差信号として蓄積し、これ
によって同期をかけるようにする。

【００２０】すなわち、図３の時刻ｔ₁、ｔ₂において
は、ＡのＲＦ信号のエッジとＢの再生クロックのエッジ
とが一致しているが、時刻ｔ₃のＲＦ信号のエッジで
は、再生クロックのエッジとの間にエッジ誤差ＰEGが生
じている。このエッジ誤差ＰEGを蓄積し、これにより、
同期がかかる。

【００２１】ここで、本発明実施例のディジタルＰＬＬ
においては、Ａ／Ｄ変換器２４からのレベル情報を用い
ることにより、単なる２値的なサンプルに基づく時間情
報のみを用いたＰＬＬ動作よりも高い解像度を実現して
いる。

【００２２】図４は、上記ＲＦ信号のような連続信号Ｓ
を所定周期Ｘでサンプリングすることによって得られた
データ列ａ、ｂ、ｃ、…から任意の時点の値ｙを復元す
ることを示している。これは、いわゆるサンプリング定
理により、連続信号Ｓの帯域が制限されている場合、そ
の上限周波数の半分以上の周波数で標本化（サンプリン
グ）すれば原信号Ｓを一意に復元することができるから
である。具体的には、復元したい点の回りのサンプル値
ａ、ｂ、ｃ、…に対していわゆる畳み込み演算を行うこ
とで、任意の点の値ｙを求めるわけである。

【００２３】ところで、上述したような畳み込み演算を
行うことで原信号Ｓを完全に復元できるが、実際にはそ
のために要するサンプル点の数及び演算量は膨大なもの
になり、高速クロック再生には不向きであることを考慮
して、本実施例においては、演算が簡単で済む直線補間
を用いるようにしている。なお、低速クロック再生時に
は、上記畳み込み演算を行うようにしてもよい。

【００２４】図５は、上記直線補間を用いて信号Ｓのエ
ッジを求める動作を説明するための図である。この図５
からも明らかなように、直線補間を行った場合は、必ず
しも全ての時点での値の復元ができるわけではないが、
上記エッジとなるいわゆるゼロクロス点（図中のＰ点
等）での誤差は、ある条件を満たすと非常に小さくする
ことができる。

【００２５】この条件は、ＲＦ信号Ｓの最小繰り返し周
期（あるいは最小反転間隔の２倍）と、サンプリング間
隔（サンプリング周期）Ｘとに依存する。すなわち、最
小繰り返し周期に比較してサンプリング間隔Ｘが充分に
小さければ、エッジの位置について、ずれがあるものの
かなりの精度で復元できる。

【００２６】このエッジ位置の計算法について、図６を
参照しながら説明する。この図６では、上記信号Ｓの最
小繰り返し周期を１に規格化して、周期１の正弦波を信
号Ｓとして用いている。サンプリング間隔Ｘの第１サン
プリング点ｘと第２サンプリング点ｘ₂のそれぞれの値
（サンプル値）をｙ₁とｙ₂とするとき、本来の（原信
号Ｓの）エッジは０の位置となるはずであるが、直線近
似のためにずれが生じてｘ₀ の位置となる。このｘ₀
は、エッジ位置誤差であり、ｘ₀ ＝（ｘｙ₂−ｘ₂ｙ₁）／（ｙ₂−ｙ₁）で示される。

【００２７】ここで、周期１の正弦波の場合、ｙ₁＝ sin(2πｘ) ｙ₂ ＝ sin(2πｘ₂ ) ＝ sin(2π(x+X)) となる。ただし、ｘの取り得る値は、 -1/2＜ｘ＜1/2−Ｘで、かつｘ₀ が有効となるのは、 −Ｘ＜ｘ＜０の範囲である。

【００２８】図７は、このエッジ位置誤差ｘ₀ をｘに対
応させて示したものであり、横軸にｘを、縦軸にｘ₀ を
それぞれとっている。この図７において、ｘがとり得る
領域Ｒｘは、上記 -1/2＜ｘ＜1/2−Ｘであり、この領域Ｒｘ内で直線近似がゼロクロスする領
域、あるいはｘ₀ が存在する領域Ｒ_x0は、上記 −Ｘ＜ｘ＜０である。領域Ｒｘ内における上記領域Ｒ_x0以外の領域Ｒ
_NZでは、ゼロクロスが起こらず、上記ｘ₀ は存在しな
い。

【００２９】このｘ₀ は、上記サンプリング間隔Ｘが大
きくなると、次第にクロスするｘの領域が広がると同時
に、とり得るｘ₀ の値も急速に増大する。Ｘは、０＜Ｘ＜1/2 をとり得るが、上述したことより、Ｘが０．４５を超え
るとエッジ位置誤差ｘ₀が非常に大きくなる可能性があ
る。このｘ₀ が時間軸上のジッタとして、エッジ誤差を
計算するときに評価されるので、小さいほどよく、結果
として、Ｘは例えば０．４５以下、実用的には０．４以
下にすることが望ましい。

【００３０】本発明実施例のディジタルＰＬＬでは、直
線近似で求めたｘ₀ ないしは畳み込みで求めたエッジ位
置を、数字として表されるクロックとの差を誤差信号と
して用いることにより、同期をかけている。

【００３１】次に、上記図１及び図８を参照しながら、
ディジタルＰＬＬ（ディジタルクロック再生装置）の具
体的な回路構成の一例について説明する。先ず、入力端
子１１に入力される入力データＤＩは、上記所定のサン
プリング間隔Ｘ（サンプリング周期、すなわちマスタク
ロック周期Ｔ_M）でサンプリングされて得られたディジ
タルサンプル値である。この入力データＤＩが供給され
る位相検出回路１２は、上述した補間（直線近似）によ
りエッジ誤差情報ＰEG（上記ｘ₀ に相当）を求めるもの
である。具体的には、例えば直線補間により、サンプリ
ング間でｎ個（ｎは２以上の整数）のデータを求め、補
間されたデータ（補間データ）CDＤを生成する。これら
のｎ個の補間データを用いて当該サンプリング周期間で
のエッジ（ゼロクロス）の有無を判断し、エッジ存在判
定情報ＥEXを出力すると共に、エッジの位置を求める。
このエッジ位置と、クロック発生回路１３から得られる
クロック情報ＣＳとを比較し、エッジ誤差情報ＰEGを生
成する。

【００３２】ここで、図８に示す位相検出回路１２の具
体例について説明する。入力端子１１のディジタル入力
データＤＩは、位相検出回路１２内の補間フィルタ（Ｃ
Ｆ）３１に送られることにより、１サンプリング間隔
（マスタクロック周期Ｔ_M）の間でｎ個の直線補間デー
タCDＤ₀、CDＤ₁、…、CDＤ_n-1が得られる。これらの
データ列CDＤ₀、CDＤ₁、…、CDＤ_n-1は、エッジ位置
検出部（ＥGD）３２及びエッジ検出部（EEXD）３３に送
られる。エッジ位置検出部（ＥGD）３２は、上記エッジ
位置（上記ゼロクロス点）に相当する上記補間点の位置
情報（上記ｎ個の補間点の内の何番目かを示す情報）Ｅ
Ｇを生成して、位相誤差演算部（PERG）３４に送る。エ
ッジ検出部（EEXD）３３は、サンプリング間にエッジが
存在するか否かを示すエッジ存在判定情報ＥEXを生成
し、位相誤差演算部（PERG）３４及びクロック周期発生
回路１４に送っている。位相誤差演算部（PERG）３４
は、上記エッジ位置情報ＥＧ、エッジ存在判定情報ＥEX
及びクロック情報ＣＳに基づき、エッジ位置とクロック
位置との差を位相誤差（エッジ誤差）情報ＰEGとして取
り出し、クロック発生回路１３及びクロック周期発生回
路１４に送っている。本具体例のディジタルＰＬＬは、
この位相誤差（エッジ誤差）情報ＰEGを用いてクロック
周期発生回路１４で生成されるクロック周期情報ＣＰを
制御することにより、同期をかけるようにしている。

【００３３】ここでサンプリングクロック（マスタクロ
ック）の周期をＴ_M、周波数をｆ_M（＝１／Ｔ_M）と
し、再生クロックの周期をＴ_CK、周波数をｆ_CK（＝１／
Ｔ_CK）とするとき、本実施例のディジタルＰＬＬでは、１．０＜Ｔ_M／Ｔ_CK＜２．０あるいは、１．０＜ｆ_CK／ｆ_M＜２．０の関係を満足するものとしている。

【００３４】上記関係を満足するマスタクロックと再生
クロックとの具体例を、図９に示している。すなわち、
図９のＡに示すマスタクロックMCLKの１周期Ｔ_Mの間
に、Ｂに示す再生クロックＣLK（周期Ｔ_CK）のパルスが
１個又は２個ある（存在する）ことになる。この図９で
は、ＡのマスタクロックMCLKによるサンプリングのタイ
ミングをそれぞれｔ_M1、ｔ_M2、…で示し、Ｂの再生クロ
ックＣLKのパルスのタイミングをそれぞれｔ₁、ｔ₂、
…で示している。

【００３５】次に、図８のクロック発生回路１３では、
クロック周期発生回路１４からのクロック周期情報ＣＰ
を加算器（NCＧ）３６及びラッチ回路（Ｄ−フリップフ
ロップ）３７にて累積加算してゆくことによりクロック
情報ＣＳを出力するものであるが、このとき上記誤差情
報ＰEGを用いて周期の調整を行いながら、クロック情報
ＣＳを出力する。すなわち、クロック周期発生回路１４
からのクロック周期情報ＣＰは、上記再生クロック周期
Ｔ_CKの基本周期情報であり、このＣＰを基本周期として
誤差情報ＰEGで調整しながら、次の再生クロック位置を
計算して、クロック情報ＣＳを生成する。このように常
に誤差情報ＰEGが影響するので、主にクロック情報ＣＳ
の位相に対して影響を与えることになる。クロック情報
ＣＳは、図９のＣに示すように、マスタクロックMCLKを
基準とする再生クロックＣLKの位置を表すものであり、
サンプリング周期（マスタクロック周期）Ｔ_Mの間に存
在可能な再生クロックの個数（本実施例では最大２個）
に応じて並列化されたクロック値（クロック位置）情報
と、そのクロック値が有効であるか否かを表すクロック
有効情報ＣＶとを有している。この他、位相検出回路１
２で情報ＣＳを使い易くするために、クロックとクロッ
クとの間（クロック間隔）を示す情報を含ませてもよ
い。なお加算器（NCＧ）３６は、サンプリングクロック
（マスタクロック）の間に何回か（本実施例では２回）
のデータ加算を行う必要があることから、サンプリング
クロックに対して同期はとられておらず、ラッチ回路
（Ｄ）３７により同期がとられるようになっている。

【００３６】次に、クロック周期発生回路１４は、再生
クロックの基本周期情報（クロック周期情報）ＣＰを生
成するためのものであり、クロック発生回路１３からの
クロック情報ＣＳの有効性と、位相検出回路１１からの
エッジ誤差情報ＰEG及びエッジ存在判定情報ＥEXとに基
づいて、基本周期（ＣＰ）に対するずれ分を蓄積する。
これは各情報ＰEG及びＥEXをずれ分として用い、クロッ
ク情報ＣＳ中のクロック有効情報ＣＶに応じた基本カウ
ント条件に応じて基本周期ＣＰを加えてゆき、元からの
ずれを蓄積してゆく。得られた周期情報ＣＰを見ること
により、再生されたクロックの周波数が判明する。ま
た、このクロック周期発生回路１４では、再生されたク
ロックが予め設定したロックレンジの範囲内に入ってい
るか否かのチェックを行い、誤動作等を防いだり、位相
のロック状況と組み合わせて基本周期の保存を行わせた
りし、これによって、例えばディスク再生装置における
トラックジャンプ時のＲＦ信号欠落等の外乱に対して耐
性を持たせることができる。このクロック周期発生回路
１５に、停止信号や、ロックレンジの制御信号等を与え
ることにより、ディジタルＰＬＬの動作環境を変化させ
ることができる。この動作環境の制御は、上記誤差情報
ＰEGの値に掛け合わせる乗数によっても行える。

【００３７】図８において、クロック周期発生回路１４
のベースカウンタ（ＢＣ）４２は、１サンプリングクロ
ック（マスタクロック）毎に１ずつカウントアップする
が、ラッチ回路（Ｄ−フリップフロップ）４１を介して
供給されるクロック有効情報ＣＶが“１”（有効）のと
きには、１サンプリング間隔（上記マスタクロック周期
Ｔ_M）内に２個の再生クロックが存在することになるの
で、２つカウントアップする。このカウント動作を充分
な長さに対して行い、再生クロックの何倍以内にマスタ
クロックがいくつあるかを調べるための基本情報とす
る。このベースカウンタ（ＢＣ）４２からの出力信号BC
C は、該カウンタ４２が一回りしたか否かを示す信号で
あり、この信号BCC を契機としてクロック周期発生回路
１４が次のクロック周期ＣＰを計算する。

【００３８】基本（ベース）クロック周期生成器（BCP
G）４６は、位相検出回路１２から得られる上記エッジ
誤差情報ＰEGを加算してゆき、上記カウンタ４２からの
出力信号BCC が入力されたときに、その加算値をクロッ
ク周期ＣＰと加算し、基本クロック周期情報ＢCPとして
出力する。これにより、周波数のずれ分を蓄積すること
になる。この基本クロック周期情報ＢCPは、基本（ベー
ス）クロック周期レジスタ（BCPR）４５、クロック周期
セレクタ（CPＳ）４８、ロックレンジチェッカ（LRCK）
５３及び周波数ロックチェッカ（FLCK）５４にそれぞれ
送られている。

【００３９】ロックレンジチェッカ（LRCK）５３は、上
記基本クロック周期情報ＢCPの値が予め与えられたロッ
クレンジ内にあるか否かを判別し、その結果をロックレ
ンジチェック良好判別信号LRCKOKとして出力する。この
判別信号LRCKOKは、基本クロック周期レジスタ（BCPR）
４５及びクロック周期セレクタ（CPＳ）４８にそれぞれ
送られる。これは、ロックできない信号が入力されてい
る場合に、中心周波数に対応する周期（基準周期Ｔ_rf）
を基本再生クロック周期として出力するような制御を行
わせるために使用できる。

【００４０】周波数ロックチェッカ（FLCK）５４は、上
記ベースカウンタ（ＢＣ）４２のカウント一巡動作が数
回行われる間に、上記基本クロック周期情報ＢCPの値の
変動が少ないか否かのチェックを行い、その結果を判別
信号FLCKOKとして出力する。この判別信号FLCKOKは、基
本クロック周期レジスタ（BCPR）４５に送られる。これ
により、ディジタルＰＬＬの周波数引き込みが充分に行
われているかがわかり、ロック状況がわかる。

【００４１】位相ロックチェッカ（PLCK）５２は、位相
検出回路１２からのエッジ誤差情報ＰEGと、ラッチ回路
（Ｄ−フリップフロップ）５１を介して得られるエッジ
存在判定情報ＥEXとを用いて、位相がクロック位置近傍
に集中しているか否かをある程度の期間で判断し、集中
していれば判別信号PLCKOKを出力する。この判別信号PL
CKOKも基本クロック周期レジスタ（BCPR）４５に送られ
る。この信号PLCKOKは、上記周波数ロックチェックの判
別信号FLCKOKと共に用いることにより、ディジタルＰＬ
Ｌがロックしているか否かを判断するために用いること
ができる。

【００４２】次に、基本（ベース）クロック周期レジス
タ（BCPR）４５は、上記基本クロック周期情報ＢCPの記
憶を行う。すなわち、上記各判別信号LRCKOK、FLCKOK、
PLCKOKの全てが良好（ＯＫ）であるとき、ディジタルＰ
ＬＬはロックしているので、そのときの基本クロック周
期情報ＢCPを記憶しておくことにより、突発現象である
例えばトラックジャンプ等のときに、ディジタルＰＬＬ
の動作を急激に変化させることなく、上記記憶された情
報を用いることにより、突発現象を無視することができ
る。この基本クロック周期レジスタ（BCPR）４５から読
み出された出力信号BCPRO は、クロック周期セレクタ
（CPＳ）４８に送られている。

【００４３】クロック周期セレクタ（CPＳ）４８は、基
準クロック周期発生器（RCPG）４７からのＰＬＬの動作
中心周波数（基準周波数）に対応する基準周期Ｔ_rfを表
す情報（基準クロック周期情報）ＲCPと、上記基本クロ
ック周期レジスタ出力BCPROと、上記基本クロック周期
情報ＢCPとの三者の内のいずれか１つを、トラックジャ
ンプ信号TRＪ及び上記ロックレンジチェック良好判別信
号LRCKOKに基づいて選択して、上記クロック周期情報Ｃ
Ｐとして出力するものである。すなわち、判別信号LRCK
OKが“０”（不良、ＮＧ、ロックレンジ外）の場合に
は、トラックジャンプ信号TRＪの状況にかかわらず、上
記基準クロック周期発生器（RCPG）４７からの基準周期
Ｔ_rfを示す基準クロック周期情報ＲCPを選択してクロッ
ク周期情報ＣＰとして取り出す。判別信号が“１”（良
好、ＯＫ、ロックレンジ内）の場合には、トラックジャ
ンプ信号TRＪに応じて、該信号TRＪが“０”（トラック
ジャンプ以外）のとき基本クロック周期生成器（BCPG）
４６からの基本クロック周期情報ＢCPを選択してクロッ
ク周期情報ＣＰとして取り出し、信号TRＪが“１”（ト
ラックジャンプ中）のとき基本クロック周期レジスタ
（BCPR）４５に蓄えられているクロック周期情報（レジ
スタ出力信号）BCPRO を選択してクロック周期情報ＣＰ
として取り出す。なお、トラックジャンプ信号TRＪは、
ディスク再生装置等のヘッドをジャンプ移動させる際の
信号であるが、一般的には、ＰＬＬ動作を一時的に停止
させたい状況を示す信号を用いることができる。

【００４４】なお、図８のクロック周期発生回路１４内
の各ラッチ回路（Ｄ−フリップフロップ）４１、４３、
４４、５１は、マスタクロックにより動作し、時間合わ
せのために用いられている。

【００４５】次に、データセレクタ１５においては、上
記位相検出回路１２で生成された補間データ列CDＤ₀、
CDＤ₁、…、CDＤ_n-1を、ラッチ回路（Ｄ−フリップフ
ロップ）３８を介してセレクタ３９に送ると共に、クロ
ック発生回路１３で生成されたクロック（位置）情報Ｃ
Ｓを該セレクタ３９に送っている。セレクタ３９は、上
記データ列CDＤ₀、CDＤ₁、…、CDＤ_n-1をクロック情
報ＣＳにより選択し、データ出力ＤＯ₀ 、ＤＯ₁として
出力すると共に、データ有効情報ＤＯＶを出力してい
る。

【００４６】ここで、図９のＤは、このディジタルＰＬ
Ｌでの主要動作を説明するためのものである。すなわ
ち、この図９のＤにおいて、元のＲＦ信号Ｓが図９のＡ
のマスタクロックMCLKの各タイミングｔ_M1、ｔ_M2、…で
サンプリングされ、得られたサンプル値のディジタルデ
ータが上記入力データＤＩとして上記位相検出回路１２
に入力される。この入力データＤＩのサンプリング間を
直線補間してｎ個の補間データである上記CDＤ₀、CDＤ
₁、…、CDＤ_n-1を求め、これらの補間データCDＤ₀、
CDＤ₁、…、CDＤ_n-1の値から上記エッジ位置を求め
る。図９のＤに示す具体例では、時刻ｔ₁’、ｔ₄’、
ｔ₈’等がエッジ位置であり、このエッジが存在するサ
ンプリング間のエッジ存在判定情報ＥEXが“１”となる
（図９のＥ参照）。図９の時刻ｔ₁’のエッジは、再生
クロックタイミングｔ₁と一致しており、位相誤差ＰEG
は０となっている。時刻ｔ₄’エッジと再生クロックタ
イミングｔ₄との間の誤差ＰEGは非０の値（ｔ₄−
ｔ₄’）となっており、この位相誤差分が時刻ｔ₄以降
のクロック周期情報ＣＰに影響を与えることになる。こ
のようにしてクロック周期情報ＣＰが調整されながら上
記クロック発生回路１３にて累積加算されることで、再
生クロックCLK の各タイミング（ｔ₁、ｔ₂、…）が、
マスタクロックMCLKに対する再生クロック位置の情報
（ＣＳ）として計算されて求められる。このクロック位
置情報（ＣＳ）は、再生クロック位置が上記ｎ個の補間
データCDＤ₀、CDＤ₁、…、CDＤ_n-1の何番目かを示す
情報であり、再生クロックの２個分を並列的に表すもの
であるが、１サンプリング期間（マスタクロック周期Ｔ
_M）内に再生クロックが２個入るときと１個しか入らな
いときとが生ずることより、クロック有効情報ＣＶを設
けて、２個のときＣＶ＝“１”、１個のときＣＶ＝
“０”としている（図９のＣ参照）。上記データセレク
タ１５は、上記ｎ個の補間データCDＤ₀、CDＤ₁、…、
CDＤ_n-1の内、上記クロック情報ＣＳに基づく各再生ク
ロック位置のデータを選択して、２個のデータＤＯ₀、
ＤＯ₁として出力するが、サンプリング期間（Ｔ_M）内
に再生クロックが１個しか入らないときにはデータＤＯ
₀のみが有効で、データＤＯ₁は無効となるから、デー
タ有効情報ＤＯＶを“０”とする。すなわち、データ有
効情報ＤＯＶが“１”のときには、２個の出力データＤ
Ｏ₀、ＤＯ₁が共に有効であり、ＤＯＶが“０”のとき
にはデータＤＯ₁が無効で、データＤＯ₀のみが有効と
なる。

【００４７】以上のようにして、再生すべきクロック周
波数（ｆ_CK）よりも低いマスタクロック（周波数ｆ_M）
を用いても、正常なディジタルＰＬＬ動作が可能とな
り、ディジタルＰＬＬ回路の動作周波数を低く抑えて、
高速素子の不要な安価な回路で済む。また、ディジタル
ＰＬＬであることより、調整が不要で、動作環境をＰＬ
Ｌ動作中に変更できる。また、再生データとして、多値
のレベル出力が可能であり、例えばビタビ復調器等に送
るのに適した再生出力を得ることができる。

【００４８】ここで、本発明の上記実施例を、光ディス
ク再生装置に適用した具体例について説明する。このと
きの基本パラメータとして、チャンネルクロック周波数
（上記再生クロック周波数ｆ_CK）を６０ＭHzとし、光学
系の光学遮断周波数を１１Ｍ〜１２ＭHzとし、変調信号
の最小反転間隔Ｔ_minを５Ｔ_CKとしたときの各周波数の
関係を、図１０に示している。この結果、必要帯域は、
１１Ｍ〜１２ＭHz以下で、かつ一番短いとされる周期で
ある上記Ｔ_minに対応する周波数が６ＭHzであるので、
上述したように直線補間を用いる場合、上記図６、図７
と共に説明したＸについての評価を考慮して、０．４と
するときには、サンプリングクロックの最小値ｆ_Mminは
約３０ＭHzとなる。これは最小であるので、実際のサン
プリングクロック周波数ｆ_Mとしては、ある程度の余裕
を見て、３５ＭHz程度が妥当と考えられる。

【００４９】このように、サンプリングクロック周波数
ｆ_M（３５ＭHz）が再生すべきクロック周波数ｆ_CK（６
０ＭHz）よりも低く、いわゆるサブサンプリング状態に
なっていても、上述したような１サンプリング間隔内で
２個のクロック位置情報を並列化して扱うことにより、
有効なディジタルＰＬＬ動作を実現できる。

【００５０】なお、本発明は上記実施例のみに限定され
るものではなく、例えば入力データのサンプリング周波
数（マスタクロック周波数）ｆ_Mと再生クロック周波数
ｆ_CKとの関係（比率）ｆ_M／ｆ_CKは、１／２以下として
もよく、あるいは１以上としてもよい。また、位相検出
回路１２での補間に、通常の畳み込み補間を用いるよう
にしてもよい。この他、本発明の要旨を逸脱しない範囲
において種々の変更が可能であることは勿論である。

【００５１】

【発明の効果】以上の説明からも明らかなように、本発
明に係るディジタルクロック再生装置によれば、所定サ
ンプリング周期で与えられる入力データに基づいてエッ
ジ位置を求め、該エッジ位置と再生クロックとの間の位
相誤差情報と再生クロック周期情報とに基づいて再生ク
ロック情報を求め、上記位相誤差情報と上記再生クロッ
ク情報とに応じて上記再生クロック周期情報を出力する
ＰＬＬ構成を用いているため、再生すべきクロック周波
数よりも低いサンプリングクロックでも有効なＰＬＬ動
作が行える。従って、ＰＬＬ回路に高速素子を用いなく
ともよく、回路構成を簡略化でき、コストダウンが図れ
る。また、ディジタルＰＬＬのため、調整が不要であ
り、トラックジャンプ等の動作状況に応じてＰＬＬ動作
環境の変更が行える。

【００５２】さらに、上記位相検出の際に上記入力デー
タを補間して得られた補間データを出力するようにし、
上記再生クロック情報に応じて各再生クロックタイミン
グでの補間データを選択して出力するような構成とする
ことにより、レベルを考慮した出力を得ることができ、
後段側で例えばいわゆるビタビ復調を行わせる場合に好
適である。

【図面の簡単な説明】

【図１】本発明に係る一実施例としてのディジタルクロ
ック再生装置の概略構成を示すブロック回路図である。

【図２】該実施例のディジタルクロック再生装置が適用
される装置の概略構成の一例を示すブロック図である。

【図３】ディジタルＰＬＬの動作原理を説明するための
図である。

【図４】畳み込み演算によるデータ復元動作を説明する
ための図である。

【図５】エッジ位置を直線補間により検出する動作を説
明するための図である。

【図６】直線補間によるエッジ位置の計算を説明するた
めの図である。

【図７】直線補間により求めたエッジ位置の誤差を示す
図である。

【図８】本発明に係る一実施例としてのディジタルクロ
ック再生装置のより具体的な構成の一例を示すブロック
回路図である。

【図９】該実施例の動作を説明するための図である。

【図１０】該実施例を光ディスク再生装置に適用した具
体例における周波数関係を示す図である。

【符号の説明】

１１・・・・・ＲＦ信号（入力データ）入力端子１２・・・・・位相検出回路１３・・・・・クロック発生回路１４・・・・・クロック周期発生回路１５・・・・・データセレクタ

Claims

【特許請求の範囲】

【請求項１】クロック再生しようとする入力信号を所
定のサンプリングクロックでサンプリングして得られた
入力データに基づいてエッジ位置を求め、該エッジ位置
と再生クロックとの間の位相誤差情報を出力する位相検
出手段と、この位相検出手段からの位相誤差情報と再生クロック周
期情報とに基づいて再生クロック情報を出力するクロッ
ク発生手段と、上記位相検出手段からの位相誤差情報と上記クロック発
生手段からの再生クロック情報とに応じて上記再生クロ
ック周期情報を出力するクロック周期発生手段とを有し
て成ることを特徴とするディジタルクロック再生装置。
【請求項２】上記位相検出手段は、上記入力データを
補間して得られた補間データを出力し、上記再生クロック情報に応じて各再生クロックタイミン
グでの補間データを選択して出力するデータ選択手段を
設けることを特徴とする請求項１記載のディジタルクロ
ック再生装置。
【請求項３】上記位相検出手段は、上記入力データを
直線補間して１サンプリング期間内にｎ個（ｎは２以上
の整数）の補間データを求め、上記エッジ位置をこれら
ｎ個の補間データの何番目かで表すことを特徴とする請
求項１又は２記載のディジタルクロック再生装置。
【請求項４】上記サンプリングクロック周波数を上記
再生クロック周波数よりも低く設定し、上記クロック発生手段は、１サンプリング期間内に２個
以上の再生クロック位置を含む上記再生クロック情報を
出力することを特徴とする請求項１、２又は３記載のデ
ィジタルクロック再生装置。
【請求項５】上記クロック周期発生手段は、上記位相
検出手段からの位相誤差情報を所定期間に亘って加算し
た結果に応じて再生クロック周期を調整し、上記再生ク
ロック周期情報として出力することを特徴とする請求項
１、２、３又は４記載のディジタルクロック再生装置。