JPH0617764B2

JPH0617764B2 - パルス発生回路

Info

Publication number: JPH0617764B2
Application number: JP58242859A
Authority: JP
Inventors: 能民博田; 昌則和久田; 公夫鈴木
Original assignee: Toshiba Machine Co Ltd
Current assignee: Shibaura Machine Co Ltd
Priority date: 1983-12-22
Filing date: 1983-12-22
Publication date: 1994-03-09
Anticipated expiration: 2009-03-09
Also published as: JPS60134515A

Description

【発明の詳細な説明】本発明は、レゾルバ、インダクトシン等を用いた位置検
出装置に用いるパルス発生回路において、略等間隔で所
定の数のパルスを出力するパルス発生回路に関し、一層
詳細には、位置検出器等の速度に対応して設定されたパ
ルス数に等しい個数のパルスを、等間隔クロックパルス
から略等間隔で選別し出力するパルス発生回路に関す
る。

出力信号を検出位置に対応させて位相変調し、出力信号
の位相偏移に基づいて位置検出を行う装置は、レゾルバ
等、位置検出装置として従来から広く用いられている。
例えば、レゾルバにおいては、その固定子の付勢をクロ
ックパルスに基づくタイミングにより制御し、クロック
パルスをカウンタで計数することにより出力信号の位相
偏移をディジタル値で測定する。従って、検出位置はこ
の位相偏移に対応する計算値により測定される。

ところが、この種の従来の位相変調方式の位置検出装置
の場合、位置検出装置（レゾルバ）のロータが回転して
いるときに、レゾルバの出力が０→１となった直後のク
ロック信号のタイミングでレゾルバを励磁するための信
号を発生するカウンタの信号をレジスタに読み込み、位
置を検出するようにしている。このため、その位置を検
出すべき対象の移動速度がサンプリング周期（すなわ
ち、位置検出の周期）に比して大きい場合には、位置検
出装置の出力をサンプリングしきれず脱調を起こし、位
置検出不能に陥ってしまう。また、検出される位置は厳
密にはサンプリング時刻における位置ではなく、これよ
り若干時間前における位置となるという欠点がある。

これらの欠点を持たない位相変調方式のディジタル式位
置検出装置を得るべく、本発明者等は鋭意考究を重ねた
結果、位置検出装置の基本的技術思想に到達し、特願昭
５８−０４９２８３号として既に昭和５８年３月２４日
に出願した。

ところが、この新しいディジタル式位置検出装置におい
て、厳密にサンプリング時刻における位置を検出するた
めには、速度カウンタに設定された速度に対応する数の
パルスを略等間隔で所定時間内に発生するパルス発生回
路が要求される。

そこで、本発明者等は、単純な構成で小型化が容易であ
り安価に製造でき、所定時間内に略等間隔で所定数のパ
ルスを出力する回路を得るべく鋭意考究および試作を重
ねた結果、バイナリカウンタ、および論理回路を用いて
クロックパルスから所定時間内において略等間隔で所定
数のパルスを選別させれば所期の回路が得られることが
判った。

従って、本発明の目的は、単純な構成で且つ小型化が容
易であり安価に製造できる、所定時間内において略等間
隔で所定数のパルスを出力する等間隔パルス発生回路を
提供することにある。

前記の目的を達成するために、本発明は、位置検出装置
の移動方向と移動の加速度に対応したパルスを計数する
ことにより位置検出装置の移動方向と移動の加速度に対
応する正または負の値が設定され且つ移動方向信号を出
力する速度カウンタと、前記速度カウンタの値に対応する絶対値を２進化信号で
出力する絶対値化回路と、入力されたクロックパルスをカウントしパルス周期の異
なる複数のパルス列を発生させるカウンタと、前記絶対値化回路の出力により前記カウンタ出力の複数
のパルス列からパルスを選択し略等間隔のパルスを出力
する出力パルス回路と、前記出力パルス回路の出力を前記速度カウンタの移動方
向に信号に応じて切り換え出力する方向判別回路と、を備えることを特徴とする。

次に、本発明に係る回路について好適な実施例を挙げ、
添付の図面を参照しながら以下詳細に説明する。

第１図は、本発明に係る回路をディジタル・フェイズ・
ロックド・ループを用いた位置検出回路に応用した場合
のブロック図である。図において、速度カウンタ回路１
０の出力Ａは絶対値化回路１２の入力に接続され、ま
た、この速度カウンタ回路１０の方向判別出力Ｓは方向
判別回路１４の入力に接続されている。リセット信号発
生器（図示せず）の出力Ｒに接続されている絶対値化回
路１２のリセット入力は、前記絶対値化回路１２に導入
されると共にこの絶対値化回路１２の出力Ｂは、出力パ
ルス回路１６に接続される。また、バイナリカウンタ１
８にはクロックパルス発生器（図示せず）およびリセッ
ト信号発生器（図示せず）の出力φおよびＲが接続され
る。一方、バイナリカウンタ１８の出力Ｑは前記出力パ
ルス回路１６に入力される。また、この出力パルス回路
１６にはさらに前記クロックパルス発生器の出力φが接
続され、前記出力パルス回路の出力ｆは、前記方向判別
回路１４に接続される。この方向判別回路１４は、出力
ｆａおよびｆｂを備えている。

第２図は、第１図の回路の具体的構成の一例を示したも
のである。バイナリカウンタ１８は、第１乃至第３のＪ
Ｋフリップフロップ２０、２２、２４より構成されてい
る。これらのＪＫフリップフロップ２０、２２、２４の
ＪおよびＫ入力には正電圧源（図示せず）の出力Ｅが接
続されている。一方、これらのフリップフロップのリセ
ット入力にはリセット信号発生器（図示せず）の出力Ｒ
が接続される。そこで、前記第１ＪＫフリップフロップ
２０のクロック入力にはクロックパルス発生器（図示せ
ず）の出力φ側が接続される。さらに、第２ＪＫフリッ
プフロップ２２のクロック入力には第１のＪＫフリップ
フロップ２０の反転出力１接続され、また第３ＪＫフ
リップフロップ２４のクロック入力には第２ＪＫフリッ
プフロップ２２の反転出力２が夫々接続されている。

第２図において、説明を簡単にするためにバイナリカウ
ンタ１８が３個のスリーブにより構成される場合を図示
したが、バイナリカウンタ１８は、一般には複数個ｎの
第１乃至第ｎＪＫフリップフロップにより構成されてお
り、このフリップフロップの個数ｎとしては１０程度が
好適である。

絶対値化回路１２の出力Ｂは、バイナリカウンタ１８を
構成するフリップフロップの個数に等しい個数の論理値
出力Ｂ１、Ｂ２、Ｂ３よりなり、夫々出力パルス回路１
６の第１、第２、第３アンドゲート２６、２８、３０の
入力に接続されている。また、第４のアンドゲート３２
の入力にはクロックパルス発生器の出力φ、第１フリッ
プフロップ２０の反転出力１および第２フリップフロ
ップ２２の反転出力２が接続されている。この第４ア
ンドゲート３２の出力および第３フリップフロップ２４
の出力Ｑ３が前記絶対値化回路１２の出力Ｂ１と共に前
記第１アンドゲート２６の入力に接続されている。一
方、第５のアンドゲート３４の入力には前記クロックパ
ルス発生器の出力φおよび第１フリップフロップ２０の
反転出力１が接続される。この第５アンドゲート３４
の出力は、前記第２フリップフロップ２２の出力Ｑ２お
よび前記絶対値化回路１２の出力Ｂ２と共に第２アンド
ゲート２８の入力に接続される。第３アンドゲート３０
の入力には前記絶対値化回路１２の出力Ｂ３の他に、第
１フリップフロップ２０の出力Ｑ１およびクロックパル
ス発生器の出力φが接続される。さらにオアゲート３６
の入力には第１乃至第３アンドゲート２６、２８、３０
の出力が接続されている。出力パルス回路１６は、これ
らの第１乃至第５アンドゲート２６乃至３４およびオア
ゲート３６からなる論理回路であってオアゲート３６の
出力ｆが出力パルス回路１６の出力となる。

方向判別回路１４は、インバータ３８および第６と第７
のアンドゲート４０、４２により構成される。第６アン
ドゲート４０の入力には速度カウンタ回路１０の方向判
別出力Ｓおよび前記オアゲート３６の出力ｆが接続され
る。一方、第７アンドゲート４２の入力にはこのオアゲ
ート３６の出力ｆと共に前記速度カウンタ回路１０の方
向判別出力Ｓがインバータ３８を介して接続されてい
る。これらの第６、第７アンドゲート４０、４２の出力
ｆａ、ｆｂが方向判別回路１４の出力となる。

次に、第２図に具体例を示した第１図の回路の動作につ
いて説明する。

ここで、第２図の動作の概略について説明する。速度カ
ウンタ１０に入力される信号は、位置検出装置の加速度
に対応する信号で、例えば、位置検出装置が正方向に回
転する場合、それの回転開始時の加速状態では加算信号
が入力され、定速状態では信号がなく、減速状態では減
算信号が入力される。また、位置検出装置が負方向に回
転する場合には、それの回転開始時の加速状態では減算
信号が入力され、減速状態では加算信号が入力される。
従って、速度カウンタの計数値は位置検出装置の加速度
の累積値、すなわち、位置検出装置の現在の回転速度を
現している。また、速度カウンタ１０は位置検出装置の
回転方向を現す方向信号を出力する。速度カウンタ１０
からの加速度の累積値は絶対値化回路１２により絶対値
が２進数にコード化される。出力パルス回路１６では、
絶対値化回路１２の出力により、バイナリカウンタ１８
からの複数の周波数の異なるパルスをゲート回路により
切り換え選択し、方向判別回路１４によって速度カウン
タ１０の入力信号が正負によって信号を切り換えて出力
する。この出力は、位置カウンタ回路によってカウント
され、位置を表す信号として利用される。第２図の具体
例においては、速度カウンタ回路１０は−７から＋７ま
での値を計数する。バイナリカウンタ１８を構成するフ
リップフロップの個数がｎ個の場合には速度カウンタ回
路１０は−（２^ｎ−１）から＋（２^ｎ−１）までの値を
計数する。このように速度カウンタ回路１０に対応する
正または負の計数値が設定されると、この速度カウンタ
回路１０はこの計数値に対応する信号Ａを絶対値化回路
１２に出力する一方、設定された正または負の方向に対
応する方向信号Ｓを方向判別回路１４に出力する。この
方向信号Ｓは、設定された方向が正であるときに論理値
１を、また、負であるときに論理値０を採る論理信号で
ある。

設定速度に対応する信号Ａを入力された絶対値化回路１
２は、この信号Ａに対応して２進法で表現した絶対値を
演算し、絶対値信号Ｂとして出力する。すなわち、この
絶対値信号Ｂは０または１の値を採るｎ個の論理信号Ｂ
１、Ｂ２、・・・・Ｂｎよりなり、これらの値を並べた
ものＢ１、Ｂ２、・・・・Ｂｎが前記絶対値の２進法表
現となっている。従って、Ｂ＝Ｂ１、Ｂ２、・・・・Ｂ
ｎは０（ゼロ）から２^ｎ−１までの値を採り得る。この
信号Ｂについて、第２図に示されたｎ＝３の場合を例示
すれば次の通りである。

Ｂの値Ｂ１Ｂ２Ｂ３００００１１００２０１０３１１０４００１５１０１６０１１７１１１前記のｎは、例えば１０程度の値が好ましくこのｎ＝１
０の場合にはＢ＝Ｂ１、Ｂ２、・・Ｂ１０は、０乃至１
０２３の値を採るものである。前記の絶対値信号Ｂは、
リセットパルスＲが入力される毎に更新される。このリ
セットパルスＲの周期は、前記ディジタル・フェイズ・
ロックト・ループにより決定され、例えば、０．２μｓ
程度である。

第１図のバイナリカウンタ１８の出力Ｑは、一般的に、
前記の絶対値化回路１２の出力Ｂを構成する論理信号Ｂ
１、・・・Ｂｎの個数ｎに等しい個数の論理信号Ｑ１、
・・・Ｑｎにより構成される。これらの論理信号Ｑ１、
・・・ＱｎはリセットパルスＲによりすべて０にリセッ
トされる。従って、この時反転出力信号１、・・・
ｎはすべて１となる。クロックパルス発生器の出力φ
は、例えば、クロック周期の０．２μｓで交互に０およ
び１の論理値を採るパルス信号である。バイナリカウン
タ１８にリセットパルスＲが入力された後、最初にクロ
ックパルス発生器の出力φが１から０に立ち下がるエッ
ヂにおいて反転出力信号１、・・・・ｎは０に変化
する。これらの反転出力信号を順に並べたもの１、・
・・ｎは、ｎ桁の２進法を表すが、前記クロックパル
ス発生器の出力φが１から０に立ち下がる毎にこの
１、・・・ｎにより表現される２進法が１宛増加す
る。すなわち、この２進法１、・・・・ｎは、リセ
ットパルスＲの後に入力されたクロックパルス発生器の
出力φのパルス数のカウント値である。従って、バイナ
リカウンタ１８は、リセットパルスＲが入力された後、
クロックパルス数のカウントを開始し、２^ｎカウントで
再び０になるのである。例えば、前に好適な具体例とし
て挙げたｎ＝１０の場合にはバイナリカウンタ１８は２
^１０＝１０２４カウントで０に戻るものである。従っ
て、この場合のバイナリカウンタ１８のカウンタ周期
は、クロックパルス発生器の出力φの周期を０．２μｓ
とすれば、０．２×１０２４μｓ≒０．２μｓであり上
述のリセット信号の周期と略等しくなっている。一般に
バイナリカウンタ１８のカウント周期は、与えられたリ
セットパルスＲの周期に略等しくなるように選択され
る。第１図のバイナリカウンタ１８の一般的動作は以上
の通りである。

次に、バイナリカウンタ１８を８進カウンタ（ｎ＝３）
とした場合の具体例である第２図のバイナリカウンタ１
８の具体的動作につき第３図を参照しながら説明する。

バイナリカウンタ１８を構成する各フリップフロップ２
０、２２、２４は、リセット信号発生器からリセットパ
ルスＲが印加されるとリセットされ、出力Ｑ１、Ｑ２、
Ｑ３は０、反転出力１、２、３は１となる。第３
図にその波形を示したクロックパルス発生器の出力φ
は、例えば、０．２μｓのクロック周期で論理値０およ
び１を交互に採るパルス信号である。各ＪＫフリップフ
ロップ２０、２２、２４のＪ、Ｋ入力には常に正電圧源
より正電圧Ｅが印加されており、従って、これらのＪＫ
フリップフロップ２０、２２、２４はクロック入力が論
理値１から０に立ち下がる毎に状態を変える。すなわ
ち、リセットされた第１フリップフロップ２０の出力Ｑ
１は、リセットパルスＲの後の最初のクロックパルス発
生器の出力φの立ち下がりエッヂにおいて０から１に変
化する。また、この第１フリップフロップ２０の反転出
力１は、この時、１から０に変化する。さらにクロッ
ク周期に対応する時間の後、次にクロックパルス発生器
の出力φが立ち下がる時点において、第１フリップフロ
ップ２０は再びその状態を変え、出力Ｑ１は、１から０
に、反転出力１は、０から１に変化する。以後、クロ
ックパルス発生器の出力φのクロック周期０．２μｓ間
隔の立ち下がりエッヂ毎に第１フリップフロップ２０は
その状態を変え上述の動作を反動する。すなわち、第１
フリップフロップ２０の出力Ｑ１、１は前記クロック
周期の２倍の周期で値０および１を交互に採る論理信号
である。

第２フリップフロップ２２のＪ、Ｋ入力には常に正電圧
Ｅが印加されており、クロック入力には第１フリップフ
ロップ２０の反転出力１が入力される。従って、リセ
ットパルスＲによりリセットされた後の第２フリップフ
ロップ２２の出力Ｑ２、２は、第３図に示されたよう
な波形を有することになる。すなわち、第２フリップフ
ロップの出力Ｑ２、２は、第１フリップフロップの出
力Ｑ１、１の２倍の周期で値０および１を採る論理信
号である。

また第３フリップフロップ２４のＪ、Ｋ入力も常に正電
圧Ｅが印加されており、そのクロック入力は、第２フリ
ップフロップ２２の反転出力２に接続されている。従
って、第３フリップフロップ２４の出力Ｑ３、３は第
３図に示したように前記第２フリップフロップ２２の周
期の２倍の周期で交互に値０および１を採る論理信号と
なることは容易に理解されよう。

以上で第２図のバイナリカウンタ１８の具体的動作の説
明を終わり、次に、第１図の出力パルス回路１６の一般
的動作について説明する。

バイナリカウンタ１８からの出力Ｑ（＝Ｑ１・・・・Ｑ
ｎ）、絶対値化回路１２の絶対値出力Ｂ（＝Ｂ１・・・
・Ｂｎ）およびクロックパルス発生器の出力φを入力さ
れた出力パルス回路１６は、これらに対し、先ず、次に
示す論理積Ｇ１乃至Ｇｎを演算する。

これらの論理信号Ｇ１乃至Ｇｎは、前記のカウンタ周期
内において夫々ｉ^ｎ（ｉのｎ乗）個の等間隔で発生する
パルスの信号となる。従って、これらの論理信号Ｇ１乃
至Ｇｎの各々と前記絶対値化回路１２の出力Ｂ１乃至Ｂ
ｎの論理積の論理和ｆ、すなわち、Ｂ１乃至Ｂｎとｆ＝Ｇ１Ｂ１＋Ｇ２Ｂ２＋・・・ＧｎＢｎは絶対値出力Ｂ＝Ｂ１、・・・Ｂｎの表現する２進法に
等しい個数のパルスを前記カウンタ周期に略等間隔で有
する信号となる。ところで、前記リセットパルスＲの周
期は、カウンタ周期と略等しいので、出力パルス回路１
６の出力する論理和ｆは、絶対値化回路１２の出力Ｂに
略等しい個数の概ね等間隔のパルスを有する信号とな
る。

次に第１図の回路においてｎ＝３とした場合の具体例で
ある第２図の出力パルス回路１６の具体的動作について
第２、第３図を参照しながら説明する。

リセットパルスＲが入力された後のバイナリカウンタ１
８の出力Ｑ１、Ｑ２、Ｑ３および１、２、３の波
形は第３図に示す通りである。第４アンドゲート３２の
出力は、論理積φ・１・２に等しく、従って第１ア
ンドゲート２６の出力は論理積 φ・１・２・Ｑ３．Ｂ１＝Ｇ１・Ｂ１に等しい。また、第５アンドゲート３４の出力はφ・
１に等しく、従って、第２アンドゲート２８の出力は、 φ・１・Ｑ２・Ｂ２＝Ｇ２・Ｂ２である。また第３アンドゲート３０の出力は、 φ・Ｑ１・Ｂ３＝Ｇ３・Ｂ３である。第３図の波形図の信号Ｆ１、Ｆ２、Ｆ４は、夫
々上記Ｇ１、Ｇ２、Ｇ３に等しい波形を示している。従
って、第１乃至第３アンドゲート２６、２８、３０の出
力は、第３図の信号Ｆ１、Ｆ２、Ｆ４を用いて夫々次の
ように表現される。

Ｇ１Ｂ１＝Ｆ１Ｂ１Ｇ２Ｂ２＝Ｆ２Ｂ２Ｇ３Ｂ３＝Ｆ４Ｂ３従って、オアゲート３６の出力ｆはｆ＝Ｆ１Ｂ１＋Ｆ２Ｂ２＋Ｆ４Ｂ３となり、絶対値出力Ｂ＝Ｂ１、Ｂ２、Ｂ３の各値０〜７
に対応するｆの波形図は、夫々、第３図のＦ０〜Ｆ７で
与えられることは容易に理解されよう。

次に、方向判別回路１４の動作について第２図を参照し
ながら説明する。

速度カウンタ回路１０の方向判別出力Ｓが１の場合、第
６のアンドゲート４０は出力パルス回路１６の出力ｆに
等しい信号ｆａを出力する。この時、第７アンドゲート
４２の入力にはこの方向判別出力Ｓがインバータ３８を
介してＳ＝０として入力されるため、この第７アンドゲ
ート４２の出力ｆｂは０（ゼロ）に等しい。

逆に前記方向判別出力Ｓが０の場合には第６アンドゲー
ト４０の出力ｆａは０に等しく、一方、第７アンドゲー
ト４２の出力ｆｂが出力パルス回路１６の出力ｆに等し
くなる。

第４図は、第２と同様な他の具体例の回路である。第２
図の具体例との相違点を以下簡単に説明する。

クロックパルス発生器の出力φはインバータ４４を介し
て第３乃至第５アンドゲート３０、３２、３４の入力に
接続されている。また第１、第２および第３アンドゲー
トの入力には夫々Ｑ１、Ｑ２、Ｑ３の代わりにその反転
出力１、２、３が接続され、第４および第５アン
ドゲート３２、３４の入力には反転出力１、２の代
わりに出力Ｑ１、Ｑ２が接続されている。

従って、第４図の実施例の動作も第２図のものと同様で
あるが第４図の場合の第１乃至第３アンドゲート２６、
２８、３０の出力は、夫々・Ｑ１・Ｑ２３Ｂ１・Ｑ１２・Ｂ２・１・Ｂ３となり、夫々、第５図のＦ１、Ｆ２、Ｆ４に等しい。

Ｆ１＝Ｑ１・Ｑ２・３・Ｂ１Ｆ２＝Ｑ１２・Ｂ２Ｆ４＝１・Ｂ３上に述べた以外の動作は、第２図の回路の説明から容易
に理解されると思われるので省略する。

本発明については、以上のようにクロックパルスのパル
ス数を計数するカウンタの出力するカウント値に論理演
算を行い、所定の時間内に略所定数のパルスを略等間隔
でクロックパルスから選別して出力させることにしたの
で単純な構成で所定頻度の略等間隔のパルスを発生させ
ることが可能とる。従って、このように略等間隔でパル
スを発生することにより、例えば、これをロボット制御
に利用するとき制御速度が均一化してムラのない動作が
確保される等、種々の効果が得られる。

【図面の簡単な説明】

第１図は、本発明に係る回路を位置検出回路に応用した
場合の実施例のブロック図、第２図は、第１図の回路をさらに具体化した一例を示す
回路図、第３図は、第２図の回路の動作を示す波形図、第４図は、第１図の回路を具体化した他の一例を示す回
路図、第５図は、第４図の回路の動作を示す波形図である。１０……速度カウンタ回路１２……絶対値化回路１４……方向判別回路１６……出力パルス回路１８……バイナリカウンタ２０、２２、２４……ＪＫフリップフロップ２６、２８、３０、３２、３４……アンドゲート３６……オアゲート３８……インバータ４０、４２……アンドゲート４４……インバータ

フロントページの続き (72)発明者鈴木公夫静岡県沼津市大岡2068―３東芝機械株式会社沼津事業所内 (56)参考文献特開昭53−60153（ＪＰ，Ａ) 特開昭48−55759（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】位置検出装置の移動方向と移動の加速度に
対応したパルスを計数することにより位置検出装置の移
動方向と移動の加速度に対応する正または負の値が設定
され且つ移動方向信号を出力する速度カウンタと、前記速度カウンタの値に対応する絶対値を２進化信号で
出力する絶対値化回路と、入力されたクロックパルスをカウントしパルス周期の異
なる複数のパルス列を発生させるカウンタと、前記絶対値化回路の出力により前記カウンタ出力の複数
のパルス列からパルスを選択し略等間隔のパルスを出力
する出力パルス回路と、前記出力パルス回路の出力を前記速度カウンタの移動方
向信号に応じて切り換え出力する方向判別回路と、を備えることを特徴とするパルス発生回路。