JPS6127226Y2 - - Google Patents

Description

【考案の詳細な説明】

この考案は、インクレメンタルエンコーダで発
生される位置情報をカウンタで計数する際のイン
タフエースとして用いられる変換回路に関する。
従来、直線又は角度の移動量をデジタル量で表す
ための位置検出回路として、移動量に応じて２系
列のパルスを発生させるインクレメンタルエンコ
ーダの出力を微分して移動方向に応じてカウンタ
で計数するものがある。通常、インクレメンタル
エンコーダの出力は、互いに（π／２）位相のず
れをもつ２角パルス列を発生する。この２系列の
パルスの使用は、移動の方向を判別するために用
いられるもので、移動量Ｌとの関係は第１図の如
く示される。この関係を時間軸Ｔで表わせば第２
図ａの如く示され、パルス列Ａ，Ｂについてパル
ス幅は移動速度に依存して定まり、破線で示す
RR′の時点で移動方向が反転した状態を表わして
いる。そこで、通常はこれら２つのパルス列Ａ，
Ｂを適当なインタフエース回路を通して可逆計算
器、所謂加減算カウンタの加算入力もしくは減算
入力に導き計数して位置情報をデジタル量として
得ている。第３図は、従来用いられてきたインタ
フエース回路を示したもので、第３図ａの回路に
よる出力波形を第２図ｂに、また第３図ｂの回路
による出力波形を第２図ｂに、各々第２図ａに示
すパルス列Ａ，Ｂに対応させて示している。な
お、以下の証明を通じて、パルス列Ａ，Ｂの移動
方向に対する位相関係は、移動方向が正方向、例
えば右方向のとき、先行して発生するパルス列を
Ａとし、（π／２）の位相遅れを持つパルス列を
Ｂとしている。 そこで、第３図に示す従来のインタフエース回
路をみるに１，２，５及び６は論理積回路、即ち
アンド回路を表わし、３及び７は微分回路を、４
及び８は反転回路を各々表わしている。 さて、第３図に示す如きインタフエース回路を
備えた位置検出回路を、仮に頻繁に反転を繰り返
す移動系に適用したとすると、第４図ａの如きイ
ンクレメンタルエンコーダよりのパルス列Ａ，Ｂ
が出現し、その結果第４図ｂ，ｃに示されるイン
タフエース回路の出力が加減算カウンタ９に印加
され、現在位置を正確に知ることができない。即
ち、第３図ａの回路では第４図の如く加算入力の
みに計数パルスが現われ、カウンタ出力は増加す
ることとなり、一方第３図ｂの回路では、パルス
列Ｂのパルス幅が小さくなつて行くと、微分回路
７の出力が追従不可能に至り、加算入力と減算入
力に出現する計数パルスの数が一致しなくなり、
反転を繰り返すうちにカウンタ出力に変動をきた
す。この様に従来の位置検出回路に用いられるイ
ンタフエース回路によるときは常にミスカウンタ
の可能性が伴い、特に位置決め系をクローズドル
ープとする場合の検出手段としては大きな不具合
な点を備えている。 この考案の目的は、互いに（π／２）位相のず
れた２系列の位置情報を移動量とその方向に応じ
て発生するインクレメンタルエンコーダの出力を
デジタル量としてカウンタにより取り出す際のイ
ンタフエース回路として、２系列のパルスの移動
方向に応じて出現されるパルス列の予め規定され
た連続出現順序のみに応動して加算もしくは減算
入力を生じ、頻繁に反転を繰り返す移動系での使
用に際してもミスカウントを起こさず、且つ微分
回路を除去せしめて応答速度を飛躍的に高めるこ
とができた変換回路を提供するものである。 以下に図面に基づいて、この考案の望ましい実
施例を説明する。 第５図は、この考案の変換回路の一実施例を示
すもので、 インクレメンタルエンコーダで発生されるパル
ス列Ａ，Ｂが以下に示す第１のレベル転移状態、
第２のレベル転移状態及び第３のレベル転移状態
に連続して変化したときのみ加算入力を出現させ
る。又、インクレメンタルエンコーダで発生され
るパルス列Ａ，Ｂが以下に示す第４のレベル転移
状態、第５のレベル転移状態及び第６のレベル転
移状態に連続して変化したときのみ減算入力を出
現させる。第１のレベル転移状態は、パルス列Ｂ
がローレベル「０」のときに、パルス列Ａがロー
レベル「０」からハイレベル「１」に変化した状
態（以下、（Ｂ・Ａ↑）とする）である。第２の
レベル転移状態は第１のレベル転移状態になつた
後に、パルス列Ｂがローレベル「０」からハイレ
ベル「１」に変化した状態（以下、（Ａ・Ｂ↑）
とする）である。第３のレベル転移状態は第２の
レベル転移状態になつた後に、パルス列Ａがハイ
レベル「１」からローレベル「０」に変化した状
態（以下、（Ｂ・Ａ↓）とする）である。第４の
レベル転移状態は、パルス列Ｂがハイレベル
「１」のときに、パルス列Ａがローレベル「０」
からハイレベル「１」に変化した状態（以下、
（Ｂ・Ａ↑）とする）である。第５のレベル転移
状態は第４のレベル転移状態になつた後に、パル
ス列Ｂがハイレベル「１」からローレベル「０」
に変化した状態（以下、（Ａ・Ｂ↓）とする）で
ある。第６のレベル転移状態は第５のレベル転移
状態になつた後に、パルス列Ａがハイレベル
「１」からローレベル「０」に変化した状態（以
下、（Ｂ・Ａ↓）とする）である。 上記以外の順序によるレベル転移のときには計
数パルスを生じない回路構成を備えた点に特徴を
有する。 即ち、第５図において、加算計数パルスを送出
する加算入力発生部１０は一般にＤ型フリツプ・
フロツプ（デイレイフリツプ・フロツプ）と呼ば
れる市販のフリツプ・フロツプ１１（加算入力の
第１のフリツプ・フロツプ）、１２（加算入力の
第２のフリツプ・フロツプ）、１３（加算入力の
第３のフリツプ・フロツプ）、１４（加算入力の
第４のフリツプ・フロツプ）、１５（加算入力の
第５のフリツプ・フロツプ）、遅延回路１６（加
算入力の遅延回路）及びアンド回路１７（加算入
力の第１のアンド回路）、１８（加算入力の第２
のアンド回路）をもつて構成される。ここでＤ型
フリツプ・フロツプの各々は、入力端Ｄ、クロツ
ク入力端CK、クリア入力端CLR及び出力端Ｑ，
を備え、その真理値表は、次の表−１の如く示
される。

【表】 又、減算パルスを送出する減算入力発生部２０
は、Ｄ型フリツプ・フロツプ２１（減算入力の第
１のフリツプ・フロツプ）、２２（減算入力の第
２のフリツプ・フロツプ）、２３（減算入力の第
３のフリツプ・フロツプ）、２４（減算入力の第
４のフリツプ・フロツプ）、２５（減算入力の第
５のフリツプ・フロツプ）、遅延回路２６（減算
入力の遅延回路）、及びアンド回路２７（減算入
力の第１のアンド回路）、２８（減算入力の第２
のアンド回路）をもつて構成される。この第５図
の変換回路における２系列パルスＡ，Ｂに対する
各部の信号出力を第７図に示す。即ち、加算入力
の第１のフリツプ・フロツプ１１のＱ出力を
Q1U、加算入力の第２のフリツプ・フロツプ１
２のＱ出力をQ2U、加算入力の第３のフリツ
プ・フロツプ１３のＱ出力をQ3U、減算入力の
第１のフリツプ・フロツプ２１のＱ出力をQ1D、
減算入力の第２のフリツプ・フロツプ２２のＱ出
力をQ2D、及び減算入力の第３のフリツプ・フロ
ツプ２３のＱ出力をQ3Dとして各々表わしてい
る。そこで第７図ａに示す信号波形を例にとつ
て、第５図に示すこの考案の変換回路構成を、そ
の作用とともに説明する。 まず第５図の加算変換部１０をみるに、加算入
力の第１のフリツプ・フロツプ１１のＤ端子には
パルス列Ｂの反転信号Ｂが印加され、そのCK端
子にはパルス列Ａが印加される。それ故、第７図
ａの時刻t₁において、２系列パルスＡ，Ｂが
（Ｂ・Ａ↑）のとき、出力端Ｑがハイレベル
「１」にセツトされる。このセツト状態は、クリ
アされない限り次の（Ｂ・Ａ↑）まで持続され
る。 加算入力のフリツプ・フロツプ１１に続く加算
入力の第２のフリツプ・フロツプ１２のＤ端子に
は、加算入力の第１のフリツプ・フロツプ１１の
Ｑ端子が接続され、CK端子にはパルス列Ｂが入
力される。それ故、加算入力の第１のフリツプ・
フロツプ１１がセツト状態におかれ、第７図ａの
時刻t₂で（Ａ・Ｂ↑）となるパルスＢの立上りで
セツトされる。 加算入力の第２のフリツプ・フロツプ１２に続
く加算入力の第３のフリツプ・フロツプ１３のＤ
端子には、加算入力の第２のフリツプ・フロツプ
１２のＱ端子が接続され、CK端子にはパルス列
Ａの反転信号が入力される。それ故、加算入力
の第２のフリツプ・フロツプ１２がセツト状態に
おかれ、第７図ａの時刻t₃で（Ｂ・Ａ↓）となる
と、加算入力の第３のフリツプ・フロツプ１３は
パルスＡの反転による立上りでセツトされ、Ｑ端
子がハイレベル「１」、端子がローレベル
「０」となる。 時刻t₃における（Ｂ・Ａ↓）で加算入力の第３
のフリツプ・フロツプ１３の端子がローレベル
「０」になると、加算入力の第１のアンド回路１
７、加算入力の第２のアンド回路１８の出力はロ
ーレベル「０」となる。加算入力の第１のフリツ
プ・フロツプ１１のCLR端子及び加算入力の第
２のフリツプ・フロツプ１２のCLR端子は加算
入力の第３のフリツプ・フロツプ１３の端子の
出力の反転が加えられるので、加算入力の第１の
フリツプ・フロツプ１１及び加算入力の第２のフ
リツプ・フロツプ１２は強制的にクリアされる。
このクリアは加算入力の第４のフリツプ・フロツ
プ１４及び加算入力の第５のフリツプ・フロツプ
１５がハイレベル「１」でもローレベル「０」で
も行なわれる。 一方、加算入力の第３のフリツプ・フロツプ１
３のＱ端子とCLR端子の間には加算入力の遅延
回路１６が接続挿入され、所定時間遅延をもつて
加算入力の第３のフリツプ・フロツプ１３をクリ
アする。それ故、加算入力の第３のフリツプ・フ
ロツプ１３は加算入力の遅延回路１６の遅延時間
により定まるパルス幅の計数パルスをカウンタの
加算入力端（UP）に印加する。 以上の如くして加算入力発生部１０は、２系列
パルスＡ，Ｂの連続する（Ｂ・Ａ↑）→（Ａ・Ｂ
↑）→（Ｂ・Ａ↓）毎に計数パルス１つのカウン
タの加算入力に印加する。 次いで、第７図ａの時刻t₅で再び加算入力の第
１のフリツプ・フロツプ１１がセツトされ、引き
続き時刻t₆で加算入力の第２のフリツプ・フロツ
プ１２がセツトされるが、時刻ｔ_Rで移動方向が
反転されるため、２系列パルスＡ，Ｂの位相が逆
転する。このとき加算入力の第１及び第２のフリ
ツプ・フロツプ１１，１２はセツト状態におかれ
ていることから、加算入力発生部１０の加算入力
の第５のフリツプ・フロツプ１５が時刻t₈の
（Ａ・Ｂ↓）でセツトされて加算入力の第２のフ
リツプ・フロツプ１２をクリアし、又時刻t₉の
（Ｂ・Ａ↓）で加算入力の第４のフリツプ・フロ
ツプ１４がセツトされる。加算入力の第４のフリ
ツプ・フロツプ１４のセツトで加算入力の第１の
フリツプ・フロツプ１１がクリアされ、反転後に
おける加算入力発生部１０の動作が禁止される。 次に、移動方向が反転され、２系列パルスＡ，
Ｂの位相が入れ替わつた場合の第５図の実施例に
おける減算入力発生部２０について説明する。こ
の減算入力発生部２０は、前述の如く２系列パル
スＡ，Ｂが、（Ｂ・Ａ↑）→（Ａ・Ｂ↓）→
（Ｂ・Ａ↓）の順序で決めるレベル転移毎にカウ
ンタの減算入力端（DOWN）に減算用の計数パ
ルス１つの出現させる。回路の接続構成は、加算
入力発生部１０と同じであるが、減算入力の各フ
リツプ・フロツプのＤ端子もしくはCK端子に印
加される２系列パルスＡ，Ｂの論理状態が変更さ
れている。即ち、減算入力の第１のフリツプ・フ
ロツプ２１のＤ端子にパルス列Ｂが入力され、減
算入力の第２のフリツプ・フロツプ２２のCK端
子にパルス列Ｂの反転信号Ｂが入力されている。
又、移動方向が正方向に反転した後の減算計数パ
ルスの出現を禁止している減算入力の第４のフリ
ツプ・フロツプ２４の端子及び減算入力の第５の
フリツプ・フロツプ２５のCK端子の各々には、
パルス列Ｂが入力される。他の入力接続は加算入
力発生部１０と同一である。 そこで、第７図ａを参照して減算入力発生部２
０の動作をみるに、まず減算入力の第１のフリツ
プ・フロツプ２１が時刻t₁₁の（Ｂ・Ａ↑）でセ
ツトされ、Ｑ端子をハイレベル「１」にする。こ
のセツト状態は次に（・Ａ↑）が出現するまで
持続される。次に減算入力の第２のフリツプ・フ
ロツプ２２が時刻t₁₂（Ａ・Ｂ↓）、即ちパルスＢ
の立下りでセツトされ、そのＱ端子をハイレベル
「１」にする。さらに、時刻t₁₃に至ると減算入力
の第３のフリツプ・フロツプ２３は（Ｂ・Ａ
↓）、即ちパルスＡの立上りを反転した立上りと
してCK端子に受けてセツトされ、Ｑ端子をハイ
レベル「１」にする。このとき減算入力の第３の
フリツプ・フロツプの端子はローレベル「０」
に転ずるから、減算入力の第１のアンド回路２７
及び減算入力の第２のアンド回路２８の出力がロ
ーレベル「０」となつて、減算入力の第３のフリ
ツプ・フロツプの端子の出力の反転により、減
算入力の第１のフリツプ・フロツプ２１及び減算
入力の第２のフリツプ・フロツプ２２はクリアさ
れる。一旦Ｑ端子がハイレベル「１」にセツトさ
れた減算入力の第３のフリツプ・フロツプ２３は
遅延回路２６による時間遅れをもつてクリアさ
れ、遅延時間で決まるパルス幅の計数パルスをカ
ウンタの減算入力端（DOWN）に出現せしめ
る。以後、２系列パルスＡ，Ｂが（Ｂ・Ａ↑）→
（Ａ・Ｂ↓）→（Ｂ・Ａ↓）を繰り返す毎にカウ
ンタの減算入力端に計数パルスを送出する。 この結果、第７図ａのカウンタ内容として示す
如く、時刻t₃で与えられる加算用の計数パルスで
ｎビツトレベルに達していると、時刻ｔ_Rの移動
方向反転後の時刻t₁₃で減算用の計数パルスが現
われるまで、カウンタ内容は常にｎビツトレベル
を維持する。 第７図ｂ，ｃ及びｄは、２系列パルスＡ，Ｂに
対する移動方向の反転時刻ｔ_Rを（π／４）位相
ずつ変えたときの第５図の実施例における各部の
出力信号波形を表わしたもので、いずれについて
もカウンタ内容は最後の加算用計数パルスが発生
され、最初の減算用計数パルスが表われるまで、
一定のビツトレベルを維持できる。 以上の実施例では加算入力発生部１０が動作さ
れる２系列パルスＡ，Ｂの順序が（・Ａ↑）か
ら始められる場合を示したが、他に（Ａ・Ｂ
↓）、（・Ｂ↓）又は（Ｂ・Ａ↓）から始める如
く第５図の実施例における各パルス列Ａ・Ｂの入
力を決めることができる。このような加算始点に
対応して決められる減算入力発生部２０について
の始点の決め方を、次の表−２に示す。

【表】 なお、表−２で（３／４ヒステリシス）、（１／
２ヒステリシス）及び（１／４ヒステリシス）と
した表題は、移動方向が負方向に反転された後に
発生する最初の減算用計数パルスの、反転前に最
後に発生された加算用計数パルスの発生位置に対
する位置ずれを、パルス列Ａの周期を「１」とし
て表わしたものである。 これら加算始点の決定に伴う減算始点の選択
は、必要に応じて任意になされるもので、各加算
始点及び対応する減算始点に応じ、第５図の実施
例における回路構成はそのままで、２系列パルス
Ａ，Ｂに入力論理を変更すればよい。 以上説明した如く、この考案の変換回路によつ
て、移動量もしくは角度を互いに（π／２）位相
のずれた２系列のパルスとして、その方向に応じ
た位相差をもつて発生するインクレメンタルエン
コーダの出力をカウンタにデジタル量として取り
出すときのインタフエース回路としての使用によ
り、２系列パルスの規定された一定順序の出現状
態のみに応じて加算用計数パルス又は減算用計数
パルスを発生させることができ、頻繁に反転を繰
り返す系においてもミスカウントを起こさずに正
確な現在位置を検出することができ、又微分回路
を除去していることから２系列パルスの高速化に
伴う追従不可能という自体は避けられ、インクレ
メンタルエンコーダで発生される移動量に対する
２系列パルスの周期を短くして高速化することに
よりカウンタによる位置検出の分解能を従来に増
して高めることができる。

【図面の簡単な説明】

第１図は移動量に応じてインクレメンタルエン
コーダで発生される２系パルスＡ，Ｂを与す波形
図、第２図は２系列パルスＡ，Ｂを時間軸で表わ
すとともに、第３図の従来の位置検出回路で用い
られるインタフエース回路による出力波形を示す
波形図、第３図は従来のインタフエース回路の一
例を示す回路図、第４図は従来のインタフエース
回路において頻繁に反転が繰り返されたとき生ず
るミスカウント状態を示す波形図、第５図はこの
考案の変換回路の実施例を示す回路ブロツク図、
第６図は第５図に実施例で用いられている２系列
パルスＡ，Ｂの計数入力を出現させる規定された
順序のレベル転移状態を示す波形図、第７図は２
系列パルスＡ，Ｂに対する第５図の実施例におけ
る各部の出力状態を表わす波形図である。 １０……加算入力発生部、１１，１２，１３，
１４，１５，２１，２２，２３，２４，２５……
フリツプ・フロツプ、１６，２６……遅延回路、
１７，１８，２７，２８……アンド回路。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 移動量もしくは角度変位とその方向に応じて
   発生される互いにπ／２位相のずれた２系列パ
   ルスＡ，Ｂから位置情報をデジタル量として取
   り出すための計数信号を与えるための変換回路
   において、 前記パルス列Ｂがローレベル「０」のとき
   に、前記パルス列Ａがローレベル「０」からハ
   イレベル「１」に変化する第１のレベル転移状
   態を、セツトされることにより記憶する加算入
   力の第１のフリツプ・フロツプ、 前記加算入力の第１のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ｂがローレ
   ベル「０」からハイレベル「１」に変化する第
   ２のレベル転移状態を、セツトされることによ
   り記憶する加算入力の第２のフリツプ・フロツ
   プ、 前記加算入力の第２のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ａがハイレ
   ベル「１」からローレベル「０」に変化する加
   算入力の第３のレベル転移状態を、セツトされ
   ることにより記憶する加算入力の第３のフリツ
   プ・フロツプ、 前記加算入力の第３のフリツプ・フロツプの
   セツト状態を、加算計数パルス幅に対応する所
   定時間後にクリアする加算入力の遅延回路、 前記パルス列Ｂがローレベル「０」のとき
   に、前記パルス列Ａがハイレベル「１」からロ
   ーレベル「０」に変化したときに、セツトされ
   る加算入力の第４のフリツプ・フロツプ、 前記加算入力の第３のフリツプ・フロツプの
   セツト又は前記加算入力の第４のフリツプ・フ
   ロツプのセツトの何れかにより、前記加算入力
   の第１のフリツプ・フロツプのセツト状態をク
   リアする加算入力の第１のアンド回路、 前記加算入力の第１のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ｂがハイレ
   ベル「１」からローレベル「０」に変化したと
   きに、セツトされる加算入力の第５のフリツ
   プ・フロツプ、 前記加算入力の第３のフリツプ・フロツプの
   セツト又は前記加算入力の第５のフリツプ・フ
   ロツプのセツトの何れかにより、前記加算入力
   の第２のフリツプ・フロツプのセツト状態をク
   リアする加算入力の第２のアンド回路、 及び前記２系列パルスＡ，Ｂの逆相状態で前
   記加算入力の第１のフリツプ・フロツプ及び前
   記加算入力の第２のフリツプ・フロツプのセツ
   トを禁止する回路から構成された加算入力発生
   部と、 前記パルス列Ｂがハイレベル「１」のとき
   に、前記パルス列Ａがローレベル「０」からハ
   イレベル「１」に変化する第４のレベル転移状
   態を、セツトされることにより記憶されること
   により記憶する減算入力の第１のフリツプ・フ
   ロツプ、 前記減算入力の第１のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ｂがハイレ
   ベル「１」からローレベル「０」に変化する第
   ５のレベル転移状態を、セツトされることによ
   り記憶する減算入力の第２のフリツプ・フロツ
   プ、 前記減算入力の第２のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ａがハイレ
   ベル「１」からローレベル「０」に変化する第
   ６のレベル転移状態を、セツトされることによ
   り記憶する減算入力の第３のフリツプ・フロツ
   プ、 前記減算入力の第３のフリツプ・フロツプの
   セツト状態を、減算計数パルス幅に対応する所
   定時間後にクリアする減算入力の遅延回路、 前記パルス例Ｂがハイレベル「１」のとき
   に、前記パルス列Ａがハイレベル「１」からロ
   ーレベル「０」に変化したときに、セツトされ
   る減算入力の第４のフリツプ・フロツプ、 前記減算入力の第３のフリツプ・フロツプの
   セツト又は前記減算入力の第４のフリツプ・フ
   ロツプのセツトの何れかにより、前記減算入力
   の第１のフリツプ・フロツプのセツト状態をク
   リアする減算入力の第１のアンド回路、 前記減算入力の第１のフリツプ・フロツプが
   セツト状態のときに、前記パルス列Ｂがローレ
   ベル「０」からハイレベル「１」に変化したと
   きに、セツトされる減算入力の第５のフリツ
   プ・フロツプ、 前記減算入力の第３のフリツプ・フロツプの
   セツト又は前記減算入力の第５のフリツプ・フ
   ロツプのセツトの何れかにより、前記減算入力
   の第２のフリツプ・フロツプのセツト状態をク
   リアする減算入力の第２のアンド回路、 及び前記２系列パルスＡ，Ｂの逆相状態で前
   記減算入力の第１のフリツプ・フロツプ及び前
   記減算入力の第２のフリツプ・フロツプのセツ
   トを禁止する回路から構成された減算入力発生
   部とを備えたことを特徴とする変換回路。 (2) フリツプ・フロツプとして、Ｄ型フリツプ・
   フロツプを用いた実用新案登録請求の範囲第１
   項記載の変換回路。