JPS60134515A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPS60134515A JPS60134515A JP58242859A JP24285983A JPS60134515A JP S60134515 A JPS60134515 A JP S60134515A JP 58242859 A JP58242859 A JP 58242859A JP 24285983 A JP24285983 A JP 24285983A JP S60134515 A JPS60134515 A JP S60134515A
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- Japan
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- circuit
- output
- pulse
- value
- outputs
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
Landscapes
- Length Measuring Devices With Unspecified Measuring Means (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は所定時間内において、略等間隔で所定の数のパ
ルスを出力するパルス発生回路に関し、一層詳細には、
位置検出回路等で速度に対応して設定された設定パルス
数に等しい個数のパルスを、等間隔クロックパルスから
略等間隔で選別し出力するパルス発生回路に関する。
ルスを出力するパルス発生回路に関し、一層詳細には、
位置検出回路等で速度に対応して設定された設定パルス
数に等しい個数のパルスを、等間隔クロックパルスから
略等間隔で選別し出力するパルス発生回路に関する。
出力信号を検出位置に対応させて位相変調し、出力信号
の位相偏移に基づいて位置検出を行う装置は、レゾルバ
等、位置検出装置として従来から広く用いられている。
の位相偏移に基づいて位置検出を行う装置は、レゾルバ
等、位置検出装置として従来から広く用いられている。
例えば、レゾルバにおいては、その固定子の付勢をクロ
ックパルスに基づくタイミングにより制御し、クロック
パルスをカウンタで計数することにより出力信号の位相
偏移をディジタル値で測定する。従って、検出位置はこ
の位相偏移に対応する計算値により測定される。
ックパルスに基づくタイミングにより制御し、クロック
パルスをカウンタで計数することにより出力信号の位相
偏移をディジタル値で測定する。従って、検出位置はこ
の位相偏移に対応する計算値により測定される。
ところが、この種の従来の位相変調方式の位置検出装置
の場合、その位置を検出すべき対象の移動速度がサンプ
リング周期（すなわち、位置検出の周期）に比して大き
い場合には脱調を起こし、位置検出不能に陥ってしまう
。また、検出される位置は厳密にはサンプリング時刻に
おける位置ではなく、これより若干時間前における位置
となるという欠点がある。
の場合、その位置を検出すべき対象の移動速度がサンプ
リング周期（すなわち、位置検出の周期）に比して大き
い場合には脱調を起こし、位置検出不能に陥ってしまう
。また、検出される位置は厳密にはサンプリング時刻に
おける位置ではなく、これより若干時間前における位置
となるという欠点がある。
これらの欠点を持たない位相変調方式のディジタル式位
置検出装置を得るべ（、本発明者等は鋭意考究を重ねた
結果、位置検出装置の基本的技術思想に到達し特願昭５
８−０４９２８３号として既に昭和５８年３月２４日に
出願した。
置検出装置を得るべ（、本発明者等は鋭意考究を重ねた
結果、位置検出装置の基本的技術思想に到達し特願昭５
８−０４９２８３号として既に昭和５８年３月２４日に
出願した。
ところが、この新しいディジタル式位置検出装置におい
て、厳密にサンプリング時刻における位置を検出するた
めには、速度カウンタに設定された速度に対応する数の
パルスを略等間隔で所定時間内に発生するパルス発生回
路が要求される。
て、厳密にサンプリング時刻における位置を検出するた
めには、速度カウンタに設定された速度に対応する数の
パルスを略等間隔で所定時間内に発生するパルス発生回
路が要求される。
そこで、本発明者等は、単純な構成で小型化が容易であ
り安価に製造でき、所定時間内に略等間隔で所定数のパ
ルスを出力する回路を得るべく鋭意考究および試作を重
ねた結果、バイナリカウンタ、および論理回路を用いて
クロックパルスから所定時間内において略等間隔で所定
数のパルスを選別させれば所期の回路が得られることが
判った。
り安価に製造でき、所定時間内に略等間隔で所定数のパ
ルスを出力する回路を得るべく鋭意考究および試作を重
ねた結果、バイナリカウンタ、および論理回路を用いて
クロックパルスから所定時間内において略等間隔で所定
数のパルスを選別させれば所期の回路が得られることが
判った。
従って、本発明の目的は、単純な構成で且つ小型化が容
易であり安価に製造できる、所定時間内において略等間
隔で所定数のパルスを出力する等間隔パルス発生回路を
提供することにある。
易であり安価に製造できる、所定時間内において略等間
隔で所定数のパルスを出力する等間隔パルス発生回路を
提供することにある。
このため、本発明は、所定のパルス数設定値を出力する
設定値出力回路と、入力されたクロックパルスのパルス
数をカウントしそのカウント値を出力するカウンタと、
前記設定値出力回路と前記カウンタに接続され前記カウ
ント値および前記パルス数設定値に論理演算を行うこと
により前記パルス数設定値に対応する数の略等間隔のパ
ルスを出力する論理演算回路とを備えることを特徴とす
る。
設定値出力回路と、入力されたクロックパルスのパルス
数をカウントしそのカウント値を出力するカウンタと、
前記設定値出力回路と前記カウンタに接続され前記カウ
ント値および前記パルス数設定値に論理演算を行うこと
により前記パルス数設定値に対応する数の略等間隔のパ
ルスを出力する論理演算回路とを備えることを特徴とす
る。
次に、本発明に係る回路について好適な実施例を挙げ添
付の図面を参照しながら以下詳細に説明する。
付の図面を参照しながら以下詳細に説明する。
第１図は、本発明に係る回路をディジタル・フェイズ・
ロックド・ループを用いた位置検出回路に応用した場合
のブロック図である。図において、速度カウンタ回路１
０の出力Ａは絶対値化回路１２の入力に接続され、また
、この速度カウンタ回路１０の方向判別出力Ｓは方向判
別回路１４の入力に接続されている。リセット信号発生
器（図示せず）の出力Ｒに接続されている絶対値化回路
１２のリセット入力は、前記絶対値化回路１２に導入さ
れると共にこの絶対値化回路１２の出力Ｂは、出力パル
ス回路１６に接続される。また、バイナリカウンタ１８
にはクロックパルス発生器（図示せず）およびリセット
信号発生器（図示せず）の出力φおよびＲが接続される
。
ロックド・ループを用いた位置検出回路に応用した場合
のブロック図である。図において、速度カウンタ回路１
０の出力Ａは絶対値化回路１２の入力に接続され、また
、この速度カウンタ回路１０の方向判別出力Ｓは方向判
別回路１４の入力に接続されている。リセット信号発生
器（図示せず）の出力Ｒに接続されている絶対値化回路
１２のリセット入力は、前記絶対値化回路１２に導入さ
れると共にこの絶対値化回路１２の出力Ｂは、出力パル
ス回路１６に接続される。また、バイナリカウンタ１８
にはクロックパルス発生器（図示せず）およびリセット
信号発生器（図示せず）の出力φおよびＲが接続される
。
一方、バイナリカウンタ１８の出力Ｑは前記出力パルス
回路１６に入力される。また、この出力パルス回路１６
にはさらに前記クロックパルス発生器の出力φが接続さ
れ、前記出力パルス回路の出力ｆは、前記方向判別回路
１４に接続される。
回路１６に入力される。また、この出力パルス回路１６
にはさらに前記クロックパルス発生器の出力φが接続さ
れ、前記出力パルス回路の出力ｆは、前記方向判別回路
１４に接続される。
この方向判別回路１４は、出力ｆａおよびｆｂを備えて
いる。
いる。
第２図は、第１図の回路の具体的構成の一例を示したも
のである。バイナリカウンタ１８は、第１乃至第３のＪ
Ｋフリップフロップ２０．２２．２４より構成されてい
る。これらのＪＫフリ・ノブフロップ２０．２２．２４
のＪおよびに入力には正電圧源（図示せず）の出力Ｅが
接続されている。
のである。バイナリカウンタ１８は、第１乃至第３のＪ
Ｋフリップフロップ２０．２２．２４より構成されてい
る。これらのＪＫフリ・ノブフロップ２０．２２．２４
のＪおよびに入力には正電圧源（図示せず）の出力Ｅが
接続されている。
一方、これらのフリップフロ・ノブのリセ・ノド入力に
はりセント信号発生器（図示せず）の出力Ｒが接続され
る。そこで、前記第１ＪＫフリ・ノブフロップ２０のク
ロック入力にはクロ・ノクノくルス発生器（図示セず）
の出力φ側が接続される。
はりセント信号発生器（図示せず）の出力Ｒが接続され
る。そこで、前記第１ＪＫフリ・ノブフロップ２０のク
ロック入力にはクロ・ノクノくルス発生器（図示セず）
の出力φ側が接続される。
さらに、第２ＪＫフリツプフロツプ２２のクロ・ツク人
力には第１のＪＫフリップフロップ２０の反転出力ｉ１
が接続され、また第３ＪＫフリ・ノブフロップ２４のク
ロック入力には第２ＪＫフリ・ノブフロップ２２の反転
出力ｉ２が夫々接続されている。
力には第１のＪＫフリップフロップ２０の反転出力ｉ１
が接続され、また第３ＪＫフリ・ノブフロップ２４のク
ロック入力には第２ＪＫフリ・ノブフロップ２２の反転
出力ｉ２が夫々接続されている。
第２図において、説明を簡単にするためにバイナリカウ
ンタ１８が、ＨＩＩｉｌのスリーブにより構成される場
合を図示したが、バイナリカウンタ１８は、一般には複
数個ｎの第１乃至第ｎＪＫフリッププロップにより構成
されており、このフリップフロップの個数ｎとしては１
０程度が好適である。
ンタ１８が、ＨＩＩｉｌのスリーブにより構成される場
合を図示したが、バイナリカウンタ１８は、一般には複
数個ｎの第１乃至第ｎＪＫフリッププロップにより構成
されており、このフリップフロップの個数ｎとしては１
０程度が好適である。
絶対値化回路１２の出力Ｂは、バイナリカウンタ１８を
構成するフリップフロップの個数に等しい個数の論理値
出力Ｂ１、Ｂ２、Ｂ３よりなり、夫々出力パルス回路１
６の第１、第２、第３アンドゲート２６．２８．３０の
入力に接続されている。また、第４のアンドゲート３２
の入力にはクロックパルス発生器の出力φ、第１フリツ
プフロツプ２０の反転出力Ｑｌおよび第２フリツプフロ
ツプ２２の反転出力ｉ２が接続されている。この第４ア
ンドゲート３２の出力および第３フリツプフロツプ２４
の出力０３が前記絶対値化回路１２の出力Ｂ１と共に前
記第１アンドゲート２６の入力に接続されている。
構成するフリップフロップの個数に等しい個数の論理値
出力Ｂ１、Ｂ２、Ｂ３よりなり、夫々出力パルス回路１
６の第１、第２、第３アンドゲート２６．２８．３０の
入力に接続されている。また、第４のアンドゲート３２
の入力にはクロックパルス発生器の出力φ、第１フリツ
プフロツプ２０の反転出力Ｑｌおよび第２フリツプフロ
ツプ２２の反転出力ｉ２が接続されている。この第４ア
ンドゲート３２の出力および第３フリツプフロツプ２４
の出力０３が前記絶対値化回路１２の出力Ｂ１と共に前
記第１アンドゲート２６の入力に接続されている。
一方、第５のアンドゲート３４の入力には前記クロック
パルス発生器の出力φおよび第１フリ・７プフロツブ２
０の出力ｉ１が接続される。この第５アンドゲート３４
の出力は、前記第２フリツプフロツプ２２の出力口２お
よび前記絶対値化回路１２の出力Ｂ２と共に第２アンド
ゲート２Ｂの入力に接続される。第３アンドゲート３０
の入力には前記絶対値化回路１２の出力Ｂ３の他に、第
１フリツプフロツプ２０の出力０１およびクロックパル
ス発生器の出力φが接続される。さらにオアゲート３６
の入力には第１乃至第３アンドゲート２６．２８．３０
の出力が接続されている。出力パルス回路１６は、これ
らの第１乃至第５アンドゲート２６乃至３４およびオア
ゲ−１・３６からなる論理回路であってオアゲート３６
の出力ｆが出力パルス回路１６の出力となる。
パルス発生器の出力φおよび第１フリ・７プフロツブ２
０の出力ｉ１が接続される。この第５アンドゲート３４
の出力は、前記第２フリツプフロツプ２２の出力口２お
よび前記絶対値化回路１２の出力Ｂ２と共に第２アンド
ゲート２Ｂの入力に接続される。第３アンドゲート３０
の入力には前記絶対値化回路１２の出力Ｂ３の他に、第
１フリツプフロツプ２０の出力０１およびクロックパル
ス発生器の出力φが接続される。さらにオアゲート３６
の入力には第１乃至第３アンドゲート２６．２８．３０
の出力が接続されている。出力パルス回路１６は、これ
らの第１乃至第５アンドゲート２６乃至３４およびオア
ゲ−１・３６からなる論理回路であってオアゲート３６
の出力ｆが出力パルス回路１６の出力となる。
方向判別回路１４は、インバータ３８および第６と第７
のアンドゲート４０．４２により構成される。
のアンドゲート４０．４２により構成される。
第６アンドゲート４０の入力には速度カウンタ１０の方
向判別出力Ｓおよび前記オアゲート３６の出力１が接続
される。一方、第７アンドゲート４２の入力にはこのオ
アゲート３６の出力ｆと共に前記速度カウンタ１Ｏの方
向判別出力Ｓがインバータ３８を介して接続されている
。これらの第６、第７アンドゲート４０．４２の出力ｆ
ａ、 ｆｂが方向判別回路１４の出力となる。
向判別出力Ｓおよび前記オアゲート３６の出力１が接続
される。一方、第７アンドゲート４２の入力にはこのオ
アゲート３６の出力ｆと共に前記速度カウンタ１Ｏの方
向判別出力Ｓがインバータ３８を介して接続されている
。これらの第６、第７アンドゲート４０．４２の出力ｆ
ａ、 ｆｂが方向判別回路１４の出力となる。
次に、第２図に具体例を示した第１図の回路の動作につ
いて説明する。速度カウンタ回路１０は、位置検知物の
加速度に対応する頻度で入力されたパルスを計数する。
いて説明する。速度カウンタ回路１０は、位置検知物の
加速度に対応する頻度で入力されたパルスを計数する。
すなわち、位置検知物の加速度が正の場合には計数値は
パルス数だけ増加され、また逆に加速度が負の場合には
計数値は減少する。従って、速度カウンタ回路１Ｏには
位置検知物の速度に対応する正または負の値が設定され
ている。第２図の具体例においては、速度カウンタ回路
１０は−７から＋７までの値を計数する。バイナリカウ
ンタ１８を構成するフリップフロップの個数がｎ個の場
合には速度カウンタ回路１０は−（２ｒ１−１）から＋
（２１″１−１）までの値を計数する。このように速度
カウンタ回路１０に対応する正または負の計数値が設定
されると、この速度カウンタ回路１０はこの計数値に対
応する信号Ａを絶対値化回路１２に出力する一方、設定
された正または負の方向に対応する方向信号Ｓを方向判
別回路１４に出力する。この方向信号Ｓは、設定された
方向が正であるときに論理値ｌを、また、負であるとき
に論理値Ｏを採る論理信号である。
パルス数だけ増加され、また逆に加速度が負の場合には
計数値は減少する。従って、速度カウンタ回路１Ｏには
位置検知物の速度に対応する正または負の値が設定され
ている。第２図の具体例においては、速度カウンタ回路
１０は−７から＋７までの値を計数する。バイナリカウ
ンタ１８を構成するフリップフロップの個数がｎ個の場
合には速度カウンタ回路１０は−（２ｒ１−１）から＋
（２１″１−１）までの値を計数する。このように速度
カウンタ回路１０に対応する正または負の計数値が設定
されると、この速度カウンタ回路１０はこの計数値に対
応する信号Ａを絶対値化回路１２に出力する一方、設定
された正または負の方向に対応する方向信号Ｓを方向判
別回路１４に出力する。この方向信号Ｓは、設定された
方向が正であるときに論理値ｌを、また、負であるとき
に論理値Ｏを採る論理信号である。
設定速度に対応する信号Ａを入力された絶対値化回路１
２は、この信号へに対応して２進法で表現した絶対値を
演算し、絶対値信号Ｂとして出力する。すなわち、この
絶対値信号ＢはＯまたは１の値を採るｎ個の論理信号Ｂ
ｌ、 Ｂ２、・・・・Ｂｎよりなり、これらの値を並べ
たちの８１、Ｂ２、・・・・Ｂｎが前記絶対値の２進法
表現となっている。従って、Ｂ＝Ｂ１、Ｂ２、・・・・
Ｂｎは０ （ゼロ）から２−１までの値を採り得る。
２は、この信号へに対応して２進法で表現した絶対値を
演算し、絶対値信号Ｂとして出力する。すなわち、この
絶対値信号ＢはＯまたは１の値を採るｎ個の論理信号Ｂ
ｌ、 Ｂ２、・・・・Ｂｎよりなり、これらの値を並べ
たちの８１、Ｂ２、・・・・Ｂｎが前記絶対値の２進法
表現となっている。従って、Ｂ＝Ｂ１、Ｂ２、・・・・
Ｂｎは０ （ゼロ）から２−１までの値を採り得る。
この信号Ｂについて、第２図に示されたｎ＝３の場合を
例示すれば次の通りである。
例示すれば次の通りである。
Ｂの値 Ｂｌ Ｂ２ Ｂ３
０ ０ ０ ０
１ １ ０ ０
２ ０ ］ ０
３ １ ｌ ０
４ ０ ０ １
５ １ ０ １
６ ０ １ １
７ １ １ １
前記のｎは、例えば１０程度の値が好ましくこのｎ−１
０の場合にはＢ＝Ｂ１、Ｂ２、・・ＢＩＯは、０乃至１
０２３の値を採るものである。前記の絶対値信号Ｂは、
リセットパルスＲが入力される毎に更新される。このリ
セットパルスＲの周期は、前記ディジタル・フェイズ・
ロソクト・ループにより決定され、例えば、０．２ｍｓ
程度である。
０の場合にはＢ＝Ｂ１、Ｂ２、・・ＢＩＯは、０乃至１
０２３の値を採るものである。前記の絶対値信号Ｂは、
リセットパルスＲが入力される毎に更新される。このリ
セットパルスＲの周期は、前記ディジタル・フェイズ・
ロソクト・ループにより決定され、例えば、０．２ｍｓ
程度である。
第１図のバイナリカウンタ１８の出力Ｑは、一般的に、
前記の絶対値化回路１２の出力Ｂを構成する論理信号Ｂ
１、・・・Ｂｎの個数ｎに等しい個数の論理信号Ｑｌ、
−・・・ｏｎにより構成される。
前記の絶対値化回路１２の出力Ｂを構成する論理信号Ｂ
１、・・・Ｂｎの個数ｎに等しい個数の論理信号Ｑｌ、
−・・・ｏｎにより構成される。
これらの論理信号０１、・・・Ｏｎはりセント信号Ｒに
よりすべてＯにリセットされる。従って、この時反転出
力信号Ｔｉ１、・・・Ｏｎはすべて１となる。クロック
パルスφは、例えば、クロック周期の０．２μｓで交互
に０および１の論理値を採るパルス信号である。バイナ
リカウンタ回路１８にリセット信号Ｒが入力された後、
最初にクロックパルスφが１から０に立ち下がるエッチ
において反転出力信号口１、・・・・Ｑｎは０に変化す
る。これらの反転出力信号を順に並べたものＱｌ、・・
・「ｎは、１桁の２進法を表すが、前記のクロックパル
スφが１から０に立ち下がる毎にこの石１、・・・ｉｎ
により表現される２進法が１宛増加する。すなわち、こ
の２進法ｉ１、・・ ９ ・・Ｑｎは、リセット信号Ｒの後に入力されたクロック
パルスψのパルス数のカウント値である。
よりすべてＯにリセットされる。従って、この時反転出
力信号Ｔｉ１、・・・Ｏｎはすべて１となる。クロック
パルスφは、例えば、クロック周期の０．２μｓで交互
に０および１の論理値を採るパルス信号である。バイナ
リカウンタ回路１８にリセット信号Ｒが入力された後、
最初にクロックパルスφが１から０に立ち下がるエッチ
において反転出力信号口１、・・・・Ｑｎは０に変化す
る。これらの反転出力信号を順に並べたものＱｌ、・・
・「ｎは、１桁の２進法を表すが、前記のクロックパル
スφが１から０に立ち下がる毎にこの石１、・・・ｉｎ
により表現される２進法が１宛増加する。すなわち、こ
の２進法ｉ１、・・ ９ ・・Ｑｎは、リセット信号Ｒの後に入力されたクロック
パルスψのパルス数のカウント値である。
従って、バイナリカウンタ１８は、リセット信号Ｒが入
力された後、クロックパルス数のカウントを開始し、２
１′１カウントで再び０になるのである。例えば、前に
好適な具体例として挙げたｎ−１０の場合にはバイナリ
カウンタ１８は２＝１０２４カウントで０に戻るもので
ある。従って、この場合のバイナリカウンタ１８のカウ
ンタ周期は、クロックパルスφの周期を０．２μｓとす
れば、０．２ Ｘ１０２４μＳ−０，２ｍｓであり上述
のりセント信号の周期と略等しくなっている。一般にバ
イナリカウンタ１８０カウント周期は、与えられたりセ
ント信号只の周期に略等しくなるように選択される。第
１図のバイナリカウンタ１８の一般的動作は以上の通り
である。
力された後、クロックパルス数のカウントを開始し、２
１′１カウントで再び０になるのである。例えば、前に
好適な具体例として挙げたｎ−１０の場合にはバイナリ
カウンタ１８は２＝１０２４カウントで０に戻るもので
ある。従って、この場合のバイナリカウンタ１８のカウ
ンタ周期は、クロックパルスφの周期を０．２μｓとす
れば、０．２ Ｘ１０２４μＳ−０，２ｍｓであり上述
のりセント信号の周期と略等しくなっている。一般にバ
イナリカウンタ１８０カウント周期は、与えられたりセ
ント信号只の周期に略等しくなるように選択される。第
１図のバイナリカウンタ１８の一般的動作は以上の通り
である。
次に、バイナリカウンタ１８を８進カウンタ（ｎ＝３）
とした場合の具体例である第２図のバイナリカウンタ１
８の具体的動作につき第３図を参照しながら説明する。
とした場合の具体例である第２図のバイナリカウンタ１
８の具体的動作につき第３図を参照しながら説明する。
バイナリカウンタ１８を構成する各フリップフロップは
、リセット信号発生器からリセット信号Ｒが印加される
とりセントされ、出力Ｑ１．０２０３は、０、反転出力
Ｑｌ、−１２、′ｉｉ３は、１となる。
、リセット信号発生器からリセット信号Ｒが印加される
とりセントされ、出力Ｑ１．０２０３は、０、反転出力
Ｑｌ、−１２、′ｉｉ３は、１となる。
第３図にその波形を示したクロックパルスψば、例えば
、０．２μｓのクロック周期で論理値０および１を交互
に採るパルス信号である。各フリップフロップ２０．２
２．２４のＪ、に入力には當に正電圧源より正電圧Ｅが
印加されており、従って、これらのフリップフロップ２
０．２２．２４はクロック入力が論理値１から０に立ち
下がる毎に状態を変える。すなわち、リセットされた第
１７リノブフロソプ２０の出力Ｑ１は、リセット信号Ｒ
の後の最初のクロックパルスφの立ち下がりエッヂにお
いて０から１に変化する。また、この第１フリツププロ
ツプ２０の反転出力０１は、この時１から０に変化する
。さらにクロック周期に対応する時間の後、次にクロッ
クパルスφが立ち下がる時点において、第１フリツプフ
ロツプ２０は再びその状態を変え、出力０１は、１から
０に、反転出力Ｑｌは、０から１に変化する。以後、ク
ロックパルスφのクロンク周期ｏ、２μｓ間隔の立ち下
がりエッヂ毎に第１フリツプフロツプ２０はその状態を
変え上述の動作を反動する。すなわら、第１フリツプフ
ロツプ２０の出力０１．０１ば前記クロック周期の２倍
の周期で値０および）を交互に採る論理信号である。
、０．２μｓのクロック周期で論理値０および１を交互
に採るパルス信号である。各フリップフロップ２０．２
２．２４のＪ、に入力には當に正電圧源より正電圧Ｅが
印加されており、従って、これらのフリップフロップ２
０．２２．２４はクロック入力が論理値１から０に立ち
下がる毎に状態を変える。すなわち、リセットされた第
１７リノブフロソプ２０の出力Ｑ１は、リセット信号Ｒ
の後の最初のクロックパルスφの立ち下がりエッヂにお
いて０から１に変化する。また、この第１フリツププロ
ツプ２０の反転出力０１は、この時１から０に変化する
。さらにクロック周期に対応する時間の後、次にクロッ
クパルスφが立ち下がる時点において、第１フリツプフ
ロツプ２０は再びその状態を変え、出力０１は、１から
０に、反転出力Ｑｌは、０から１に変化する。以後、ク
ロックパルスφのクロンク周期ｏ、２μｓ間隔の立ち下
がりエッヂ毎に第１フリツプフロツプ２０はその状態を
変え上述の動作を反動する。すなわら、第１フリツプフ
ロツプ２０の出力０１．０１ば前記クロック周期の２倍
の周期で値０および）を交互に採る論理信号である。
第２フリツプフロツプ２２の、Ｊ、、に入力には常に正
電圧Ｅが印加されており、クロック入力には第１フリソ
プフロンプ２０の反転出力石１が入力される。従って、
リセット信号Ｒによりリセットされた後の第２フリツプ
フロツプ２２の出力０２、ｉ２は、第３図に示されたよ
うな波形を有することになる。すなわち、第２フリツプ
フロツプの出力Ｑ２．０２は、第１フリツプフロツプの
出力口１、ｎｌの２倍の周期で値Ｏおよび１を採る論理
信号である。
電圧Ｅが印加されており、クロック入力には第１フリソ
プフロンプ２０の反転出力石１が入力される。従って、
リセット信号Ｒによりリセットされた後の第２フリツプ
フロツプ２２の出力０２、ｉ２は、第３図に示されたよ
うな波形を有することになる。すなわち、第２フリツプ
フロツプの出力Ｑ２．０２は、第１フリツプフロツプの
出力口１、ｎｌの２倍の周期で値Ｏおよび１を採る論理
信号である。
また第３フリツプフロツプ２４のＪ、に入力も常に正電
圧Ｅが印加されており、そのクロック入力は、第２フリ
ツプフロツプ２２の反転出力０２に接続されている。従
って、第３フリツプフロツプ２４の出力Ｑ３、Ｏ３は第
３図に示したように前記第２フリツプフロツプ２２の周
期の２倍の周期で交互に値０および１を採る論理信号と
なるこリセットパルスＲが入力された後のバイナリカウ
ンタ１８の出力Ｑ１、Ｇ２、Ｇ３および’Ｑｌ、Ｂ２、
Ｂ３の波形は第３図に示す通りである。第４アンドゲー
ト３２の出力は、論理積φ・ｎｌ・Ｂ２に等しく、従っ
て第１アンドゲート２６の出力は論理積φ・１１１−
Ｇ２・Ｇ３・Ｂｌ ＝Ｇ１− Ｂｌに等しい。また、第
５アンドゲート３４の出力はφ・ｉ工に等しく、従って
、第２アンドゲート２８の出力は、 φ・Ｑｌ・０２・８２ ＝ Ｇ２・Ｂ２である。また第
３アンドゲート３０の出力は、φ・Ｑｌ −Ｂ３＝Ｇ３
・Ｂ３ である。第３図の波形図の信号Ｆ１、Ｆ２、Ｆ４は、夫
々上記Ｇｌ、 Ｇ２、Ｇ３に等しい波形を示している。
圧Ｅが印加されており、そのクロック入力は、第２フリ
ツプフロツプ２２の反転出力０２に接続されている。従
って、第３フリツプフロツプ２４の出力Ｑ３、Ｏ３は第
３図に示したように前記第２フリツプフロツプ２２の周
期の２倍の周期で交互に値０および１を採る論理信号と
なるこリセットパルスＲが入力された後のバイナリカウ
ンタ１８の出力Ｑ１、Ｇ２、Ｇ３および’Ｑｌ、Ｂ２、
Ｂ３の波形は第３図に示す通りである。第４アンドゲー
ト３２の出力は、論理積φ・ｎｌ・Ｂ２に等しく、従っ
て第１アンドゲート２６の出力は論理積φ・１１１−
Ｇ２・Ｇ３・Ｂｌ ＝Ｇ１− Ｂｌに等しい。また、第
５アンドゲート３４の出力はφ・ｉ工に等しく、従って
、第２アンドゲート２８の出力は、 φ・Ｑｌ・０２・８２ ＝ Ｇ２・Ｂ２である。また第
３アンドゲート３０の出力は、φ・Ｑｌ −Ｂ３＝Ｇ３
・Ｂ３ である。第３図の波形図の信号Ｆ１、Ｆ２、Ｆ４は、夫
々上記Ｇｌ、 Ｇ２、Ｇ３に等しい波形を示している。
従って、第１乃至第３アンドゲート２６．２８、・３０
の出力は、第３図の信号Ｆ１、Ｆ２、Ｆ４を用いて夫々
次のように表現される。
の出力は、第３図の信号Ｆ１、Ｆ２、Ｆ４を用いて夫々
次のように表現される。
Ｇｌ ＢＬ ＝Ｆ１ Ｂ１
Ｇ２ Ｂ２ ＝Ｆ２ Ｂ２
Ｇ３ Ｂ３ ＝Ｆ４ Ｂ３
従って、オアゲート３６の出力ｆは
ｆ ＝Ｆ１ ’Ｂｌ ＋Ｆ２ Ｂ２ ＋Ｆ４ Ｂ３とな
り、絶対値出力Ｂ＝ＢＬ、Ｂ２ 、Ｂ３の各値Ｏ〜７に
対応するｆの波形図は、夫々、第３図のＦＯ−Ｆ７で与
えられることは容易に理解されよう。
り、絶対値出力Ｂ＝ＢＬ、Ｂ２ 、Ｂ３の各値Ｏ〜７に
対応するｆの波形図は、夫々、第３図のＦＯ−Ｆ７で与
えられることは容易に理解されよう。
次に、方向判別回路１４の動作について第２図を参照し
ながら説明する。
ながら説明する。
速度カウンタ回路１Ｏの方向出力Ｓが１の場合第６のア
ンドゲート４０は出力パルス回路１６の出力ｆに等しい
信号ｆａを出力する。この時、第７アンドゲート４２の
入力にはこの方向出力Ｓがインバータ３８を介してＳ−
０として入力されるため、この第７アンドゲート４２の
出力ｆｂはＯ（ゼロ）に等しい。
ンドゲート４０は出力パルス回路１６の出力ｆに等しい
信号ｆａを出力する。この時、第７アンドゲート４２の
入力にはこの方向出力Ｓがインバータ３８を介してＳ−
０として入力されるため、この第７アンドゲート４２の
出力ｆｂはＯ（ゼロ）に等しい。
逆に前記方向出力Ｓが０の場合には第６アンドゲート４
０の出力ｆａは０に等しく、一方、第７アンドゲート４
２の出力ｌｆｂが出力パルス回路１６の出力ｆに等しく
なる。
０の出力ｆａは０に等しく、一方、第７アンドゲート４
２の出力ｌｆｂが出力パルス回路１６の出力ｆに等しく
なる。
第４図は、第２と同様な他の具体例の回路である。第２
図の具体例との相違点を以下簡単に説明する。
図の具体例との相違点を以下簡単に説明する。
クロックパルス出力φばインバータ４４を介して第３乃
至第５アンドゲート３０．３２．３４の入力に接続され
ている。また第１、第２および第３アンドゲートの入力
には夫々Ｑｌ、 Ｇ２．口３の代わりにその反転出力Ｑ
ｌ、η２１石３が接続され、第４および第５アンドゲー
ト３２．３４の入力には反転出力旧、Ｇ２の代わりに出
力Ｇｌ、 Ｏ２が接続されている。
至第５アンドゲート３０．３２．３４の入力に接続され
ている。また第１、第２および第３アンドゲートの入力
には夫々Ｑｌ、 Ｇ２．口３の代わりにその反転出力Ｑ
ｌ、η２１石３が接続され、第４および第５アンドゲー
ト３２．３４の入力には反転出力旧、Ｇ２の代わりに出
力Ｇｌ、 Ｏ２が接続されている。
従って、第４図の実施例の動作も第２図のものと同様で
あるが第４図の場合の第１乃至第３アンドゲート２６．
２８．３０の出力は、夫々、φ・Ｑｌ −０２［１３Ｂ
ｌ Ｔ・０１ｉ２ ・Ｂ２ Ｆ−η１・Ｂ３ となり、夫々、第５図のＦｌ、Ｆ２、Ｆ４に等しい。
あるが第４図の場合の第１乃至第３アンドゲート２６．
２８．３０の出力は、夫々、φ・Ｑｌ −０２［１３Ｂ
ｌ Ｔ・０１ｉ２ ・Ｂ２ Ｆ−η１・Ｂ３ となり、夫々、第５図のＦｌ、Ｆ２、Ｆ４に等しい。
Ｆ１＝ φＯ１・０２・Ｇ３・ Ｂ１
Ｆ２＝ ＃Ｑ１ Ｇ２ ・Ｂ２
Ｆ４−ψＱｌ −８３
上に述べた以外の動作は、第２図の回路の説明から容易
に理解されると思われるので省略する。
に理解されると思われるので省略する。
本発明については、以上のようにクロックパルスのパル
ス数を計数するカウンタの出力するカウント値に論理演
算を行い、所定の時間内に略所定数のパルスを略等間隔
でクロックパルスから選別して出力させることにしたの
で単純な構成で所定頻度の略等間隔のパルスを発生させ
ることが可能とる。従って、このように略等間隔でパル
スを発生することにより、例えば、これをロボット制御
に利用するとき制御速度が均一化してムラのない動作が
確保される等種々の効果が得られる。
ス数を計数するカウンタの出力するカウント値に論理演
算を行い、所定の時間内に略所定数のパルスを略等間隔
でクロックパルスから選別して出力させることにしたの
で単純な構成で所定頻度の略等間隔のパルスを発生させ
ることが可能とる。従って、このように略等間隔でパル
スを発生することにより、例えば、これをロボット制御
に利用するとき制御速度が均一化してムラのない動作が
確保される等種々の効果が得られる。
第１図は、本発明に係る回路を位置検出回路に応用した
場合の実施例のブロック図、第２図は、第１図の回路を
さらに具体化した一例を示す回路図、第３図は、第２図
の回路の動作を示す波形図、第４図は、第１図の回路を
具体化した他の一例を示す回路図、第５図は、第４図の
回路の動作を示す波形図である。 １０・・速度カウンタ回路 １２・・絶対値化回路１４
・・方向判別回路 １６・・出力パルス回路１８・・ハ
イナリカウンク回路 ２０．２４・・ＪＫフリップフロップ ２６．３４・・アンドゲート ３６・・オアゲート３８
・・インパーク ４０．４２・・アンドゲート ４４・・インバータ特許
出願人 東芝機械株式会社
場合の実施例のブロック図、第２図は、第１図の回路を
さらに具体化した一例を示す回路図、第３図は、第２図
の回路の動作を示す波形図、第４図は、第１図の回路を
具体化した他の一例を示す回路図、第５図は、第４図の
回路の動作を示す波形図である。 １０・・速度カウンタ回路 １２・・絶対値化回路１４
・・方向判別回路 １６・・出力パルス回路１８・・ハ
イナリカウンク回路 ２０．２４・・ＪＫフリップフロップ ２６．３４・・アンドゲート ３６・・オアゲート３８
・・インパーク ４０．４２・・アンドゲート ４４・・インバータ特許
出願人 東芝機械株式会社
Claims (1)
- 【特許請求の範囲】 ＋１１ 所定のパルス数設定値を出力する設定値出力回
路と、入力されたクロックパルスのパルス数をカウント
しそのカウント値を出力するカウンタと、前記設定値出
力回路と前記カウンタに接続され前記カウント値および
前記パルス数設定値に論理演算を行うことにより前記パ
ルス数設定値に対応する数の略等間隔のパルスを出力す
る論理演算回路とを備えることを特徴とするパルス発生
回路。 （２、特許請求の範囲第１項記載のパルス発生回路にお
いて、設定値出力回路は、パルス数設定値を２進化した
信号で出力するパルス発生回路。 （３）特許請求の範囲第１項記載のパルス発生回路にお
いて、設定値出力回路は、パルス数設定値と共に方向判
別値を出力し、論理演算回路および前記設定値出力回路
に接続して設けられた方向判別回路が前記方向判別値の
値の相違に対応して相異なる出力端子から前記論理演算
回路の出力するパルスに対応するパルスを出力してなる
パルス発生回路。 （４）特許請求の範囲第２項記載のパルス発生回路にお
いて、カウンタは、クロックパルスのパルス数を２進法
でカウントしてなるパルス発生回路。 （５）特許請求の範囲第４項記載のパルス発生回路にお
いて、カウンタは、複数個のフリップフロップからなる
パルス発生回路。 （６）特許請求の範囲第４項記載のパルス発生回路にお
いて、論理演算回路は、カウンタの出力する２進化した
カラン１−値、クロックパルスおよび設定値出力回路の
出力する２進化したパルス設定値相互の論理積を演算す
る論理積演算部と、前記論理積演算部の出力する論理積
の論理和を演算する論理演算部を備えてなるパルス発主
回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242859A JPH0617764B2 (ja) | 1983-12-22 | 1983-12-22 | パルス発生回路 |
| CA000450016A CA1250925A (en) | 1983-03-24 | 1984-03-20 | Phase modulation type digital position detector |
| US06/592,296 US4710770A (en) | 1983-03-24 | 1984-03-22 | Phase modulation type digital position detector |
| EP84301990A EP0120692B1 (en) | 1983-03-24 | 1984-03-23 | Phase modulation type digital position detector |
| DE8484301990T DE3485443D1 (de) | 1983-03-24 | 1984-03-23 | Phasenmodulationstyp-digitalpositionsdetektor. |
| KR1019840001537A KR910004415B1 (ko) | 1983-03-24 | 1984-03-24 | 위상 변조형 디지탈 위치 검출기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242859A JPH0617764B2 (ja) | 1983-12-22 | 1983-12-22 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134515A true JPS60134515A (ja) | 1985-07-17 |
| JPH0617764B2 JPH0617764B2 (ja) | 1994-03-09 |
Family
ID=17095320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242859A Expired - Lifetime JPH0617764B2 (ja) | 1983-03-24 | 1983-12-22 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0617764B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855759A (ja) * | 1971-11-11 | 1973-08-04 | ||
| JPS5312672A (en) * | 1976-07-21 | 1978-02-04 | Matsushita Electric Ind Co Ltd | Digital detector for rotational frequency |
| JPS5360153A (en) * | 1976-10-18 | 1978-05-30 | Perkin Elmer Corp | Pulse generator |
| JPS566108A (en) * | 1979-06-29 | 1981-01-22 | Advantest Corp | Rotary encoder |
| JPS5682413A (en) * | 1979-12-10 | 1981-07-06 | Mitsutoyo Mfg Co Ltd | Counter circuit of digital measuring instrument |
| JPS5757263A (en) * | 1980-09-24 | 1982-04-06 | Hitachi Ltd | Speed compunting circuit |
-
1983
- 1983-12-22 JP JP58242859A patent/JPH0617764B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855759A (ja) * | 1971-11-11 | 1973-08-04 | ||
| JPS5312672A (en) * | 1976-07-21 | 1978-02-04 | Matsushita Electric Ind Co Ltd | Digital detector for rotational frequency |
| JPS5360153A (en) * | 1976-10-18 | 1978-05-30 | Perkin Elmer Corp | Pulse generator |
| JPS566108A (en) * | 1979-06-29 | 1981-01-22 | Advantest Corp | Rotary encoder |
| JPS5682413A (en) * | 1979-12-10 | 1981-07-06 | Mitsutoyo Mfg Co Ltd | Counter circuit of digital measuring instrument |
| JPS5757263A (en) * | 1980-09-24 | 1982-04-06 | Hitachi Ltd | Speed compunting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0617764B2 (ja) | 1994-03-09 |
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