JPH0617388Y2 - ビデオテ−プレコ−ダ - Google Patents
ビデオテ−プレコ−ダInfo
- Publication number
- JPH0617388Y2 JPH0617388Y2 JP1985070999U JP7099985U JPH0617388Y2 JP H0617388 Y2 JPH0617388 Y2 JP H0617388Y2 JP 1985070999 U JP1985070999 U JP 1985070999U JP 7099985 U JP7099985 U JP 7099985U JP H0617388 Y2 JPH0617388 Y2 JP H0617388Y2
- Authority
- JP
- Japan
- Prior art keywords
- signals
- heads
- delay
- circuit
- video tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】 ＜技術分野＞ 本考案は、ビデオテープレコーダに係り、特には、ダブ
ルアジマス４ヘッド方式のビデオテープレコーダに関す
る。
ルアジマス４ヘッド方式のビデオテープレコーダに関す
る。
＜従来技術＞ 隣接する互いに異なるアジマス角の２つのヘッドで構成
される第１回転ヘッド群と、同じく隣接する互いに異な
るアジマス角の２つのヘッドで構成される第２回転ヘッ
ド群とを備えるダブルアジマス４ヘッド方式のビデオテ
ープレコーダでは、高速ピクチャーサーチの際には、互
いにアジマス角の異なる２つのヘッドからの再生出力の
内、大きい出力の側に切換えて再生するために、その切
換え点において水平同期信号間隔が不連続となり、スキ
ュー歪が生じる。
される第１回転ヘッド群と、同じく隣接する互いに異な
るアジマス角の２つのヘッドで構成される第２回転ヘッ
ド群とを備えるダブルアジマス４ヘッド方式のビデオテ
ープレコーダでは、高速ピクチャーサーチの際には、互
いにアジマス角の異なる２つのヘッドからの再生出力の
内、大きい出力の側に切換えて再生するために、その切
換え点において水平同期信号間隔が不連続となり、スキ
ュー歪が生じる。
＜考案の目的＞ 本考案は、上述の点に鑑みて成されたものであって、ダ
ブルアジマス４ヘッド方式のビデオテープレコーダにお
いて高速ピクチャーサーチの際のスキュー歪をなくすこ
とを目的とする。
ブルアジマス４ヘッド方式のビデオテープレコーダにお
いて高速ピクチャーサーチの際のスキュー歪をなくすこ
とを目的とする。
＜考案の構成＞ 本考案では、上述の目的を達成するために、隣接する互
いに異なるアジマス角の２つのヘッドで構成される第１
回転ヘッド群と、同じく隣接する互いに異なるアジマス
角の２つのヘッドで構成される第２回転ヘッド群とを備
えるダブルアジマス４ヘッド方式のビデオテープレコー
ダにおいて、前記互いに異なるアジマス角のヘッドに対
応して該ヘッドからの再生信号をそれぞれ復調する第
１，第２復調器と、前記ヘッドからの再生信号のうちの
水平同期信号の時間変動を除去して位相基準信号を生成
する位相基準信号生成回路と、前記第１，第２復調器か
らの各再生信号を、第１，第２遅延制御信号に基づいて
それぞれ遅延させる第１，第２遅延回路と、第１，第２
遅延回路で遅延された各再生信号から分離された各水平
同期信号を前記位相基準信号にそれぞれ位相ロックする
ための第１，第２遅延制御信号を前記第１，第２遅延回
路にそれぞれ出力する第１，第２ＰＬＬ回路とを設けて
いる。
いに異なるアジマス角の２つのヘッドで構成される第１
回転ヘッド群と、同じく隣接する互いに異なるアジマス
角の２つのヘッドで構成される第２回転ヘッド群とを備
えるダブルアジマス４ヘッド方式のビデオテープレコー
ダにおいて、前記互いに異なるアジマス角のヘッドに対
応して該ヘッドからの再生信号をそれぞれ復調する第
１，第２復調器と、前記ヘッドからの再生信号のうちの
水平同期信号の時間変動を除去して位相基準信号を生成
する位相基準信号生成回路と、前記第１，第２復調器か
らの各再生信号を、第１，第２遅延制御信号に基づいて
それぞれ遅延させる第１，第２遅延回路と、第１，第２
遅延回路で遅延された各再生信号から分離された各水平
同期信号を前記位相基準信号にそれぞれ位相ロックする
ための第１，第２遅延制御信号を前記第１，第２遅延回
路にそれぞれ出力する第１，第２ＰＬＬ回路とを設けて
いる。
＜実施例＞ 以下、図面によって本考案の実施例について詳細に説明
する。第１図は本考案の一実施例の要部の回路図であ
る。この実施例のビデオテープレコーダは、ダブルアジ
マス４ヘッド方式のビデオテープレコーダであり、第２
図に示すようにヘッドドラム１に、互いに異なるアジマ
ス角の隣接するヘッドＡ，Ｂから成る第１回転ヘッド群
ＣおよびヘッドＡ′，Ｂ′から成る第２回転ヘッド群Ｄ
が１８０度の間隔をあけて設けられている。第１回転ヘ
ッド群ＣのヘッドＡと第２回転ヘッド群ＤのヘッドＡ′
は、同一のアジマス角であり、第１回転ヘッド群Ｃのヘ
ッドＢと第２回転ヘッド群ＤのヘッドＢ′は同一のアジ
マス角である。
する。第１図は本考案の一実施例の要部の回路図であ
る。この実施例のビデオテープレコーダは、ダブルアジ
マス４ヘッド方式のビデオテープレコーダであり、第２
図に示すようにヘッドドラム１に、互いに異なるアジマ
ス角の隣接するヘッドＡ，Ｂから成る第１回転ヘッド群
ＣおよびヘッドＡ′，Ｂ′から成る第２回転ヘッド群Ｄ
が１８０度の間隔をあけて設けられている。第１回転ヘ
ッド群ＣのヘッドＡと第２回転ヘッド群ＤのヘッドＡ′
は、同一のアジマス角であり、第１回転ヘッド群Ｃのヘ
ッドＢと第２回転ヘッド群ＤのヘッドＢ′は同一のアジ
マス角である。
本考案のビデオテープレコーダでは、高速ピクチャーサ
ーチの際のスキュー歪を解消するために、第１図に示さ
れるように互いに異なるアジマス角のヘッドＡ
（A′）、Ｂ（B′)に対応して該ヘッドから与えられる
再生信号を復調する第１，第２復調器２，３と、各ヘッ
ドからの再生信号のうちの水平同期信号の時間変動を除
去して位相基準信号を生成する位相基準信号生成回路４
と、第１，第２復調器２，３からの各再生信号を、第
１，第２遅延制御信号に基づいてそれぞれ遅延させる第
１，第２遅延回路７，８と、第１，第２遅延回路７，８
で遅延された各再生信号から分離された各水平同期信号
を前記位相基準信号にそれぞれ位相ロックするための第
１，第２遅延制御信号を第１，第２遅延回路にそれぞれ
出力する第１，第２ＰＬＬ回路５，６とを備えている。
ーチの際のスキュー歪を解消するために、第１図に示さ
れるように互いに異なるアジマス角のヘッドＡ
（A′）、Ｂ（B′)に対応して該ヘッドから与えられる
再生信号を復調する第１，第２復調器２，３と、各ヘッ
ドからの再生信号のうちの水平同期信号の時間変動を除
去して位相基準信号を生成する位相基準信号生成回路４
と、第１，第２復調器２，３からの各再生信号を、第
１，第２遅延制御信号に基づいてそれぞれ遅延させる第
１，第２遅延回路７，８と、第１，第２遅延回路７，８
で遅延された各再生信号から分離された各水平同期信号
を前記位相基準信号にそれぞれ位相ロックするための第
１，第２遅延制御信号を第１，第２遅延回路にそれぞれ
出力する第１，第２ＰＬＬ回路５，６とを備えている。
位相基準信号生成回路４は、プリアンプ１５，１６の出
力の内大きい出力の側に切換えて復調する復調器９と、
この復調器９からの再生信号から水平同期信号を分離す
る同期分離回路１０と、この水平同期信号の時間変動を
除去するフライホイール回路１１とから成り、この位相
基準信号生成回路４は、第３図(A)に示される時間変動
Ｔの有する水平同期信号の時間変動を除去して第３図
(B)に示される位相基準信号を生成して第１，第２ＰＬ
Ｌ回路５，６に与える。フライホイール回路１１は、位
相比較回路１２と低域フィルタ(L.P.F)３と電圧制御発
振器（ＶＣＯ）１４とから成る。
力の内大きい出力の側に切換えて復調する復調器９と、
この復調器９からの再生信号から水平同期信号を分離す
る同期分離回路１０と、この水平同期信号の時間変動を
除去するフライホイール回路１１とから成り、この位相
基準信号生成回路４は、第３図(A)に示される時間変動
Ｔの有する水平同期信号の時間変動を除去して第３図
(B)に示される位相基準信号を生成して第１，第２ＰＬ
Ｌ回路５，６に与える。フライホイール回路１１は、位
相比較回路１２と低域フィルタ(L.P.F)３と電圧制御発
振器（ＶＣＯ）１４とから成る。
第１ＰＬＬ回路５は、位相比較回路１７とＶＣＯ１８と
クロック発振器１９とから成り、第２ＰＬＬ回路６も同
様に位相比較回路２０とＶＣＯ２１とクロック発振器２
２とから成る。各ＰＬＬ回路５，６は、第１，第２復調
器２，３からの遅延されていない再生信号のうち同期分
離回路２３，２４でそれぞれ分離された互いに位相の異
なる第３図(C)(E)に示される水平同期信号を前記位相基
準信号に位相ロックするための第１，第２遅延制御信号
を第１，第２遅延回路７，８にそれぞれ出力する。
クロック発振器１９とから成り、第２ＰＬＬ回路６も同
様に位相比較回路２０とＶＣＯ２１とクロック発振器２
２とから成る。各ＰＬＬ回路５，６は、第１，第２復調
器２，３からの遅延されていない再生信号のうち同期分
離回路２３，２４でそれぞれ分離された互いに位相の異
なる第３図(C)(E)に示される水平同期信号を前記位相基
準信号に位相ロックするための第１，第２遅延制御信号
を第１，第２遅延回路７，８にそれぞれ出力する。
第１遅延回路７は、ＣＣＤ(Charge Coupled Device)遅
延素子２５と駆動回路２６とから成り、第２遅延回路８
も同様にＣＣＤ遅延素子２７と駆動回路２８とから成
る。各遅延回路７，８は、各ＰＬＬ回路５，６からの第
１，第２遅延制御信号に基づいて再生信号をそれぞれ遅
延させて時間変動の補正された位相の一致した第３図
(D)(F)に示される水平同期信号の再生信号を切換回路２
９の個別接点にそれぞれ出力する。この切換回路２９
は、Ｓ／Ｎ比の良い方に切換えて再生信号を出力する。
延素子２５と駆動回路２６とから成り、第２遅延回路８
も同様にＣＣＤ遅延素子２７と駆動回路２８とから成
る。各遅延回路７，８は、各ＰＬＬ回路５，６からの第
１，第２遅延制御信号に基づいて再生信号をそれぞれ遅
延させて時間変動の補正された位相の一致した第３図
(D)(F)に示される水平同期信号の再生信号を切換回路２
９の個別接点にそれぞれ出力する。この切換回路２９
は、Ｓ／Ｎ比の良い方に切換えて再生信号を出力する。
このように本考案のビデオテープレコーダでは、高速ピ
クチャーサーチの際には、互いに異なるアジマス角のヘ
ッドＡ（A′)，Ｂ（B′)からの再生信号の水平同期信号
の位相が等しくなるようにＰＬＬ回路によって補正する
ので、従来のようにヘッドの切換点において水平同期信
号間隔が不連続となることがなく、スキュー歪が生じる
ことがない。
クチャーサーチの際には、互いに異なるアジマス角のヘ
ッドＡ（A′)，Ｂ（B′)からの再生信号の水平同期信号
の位相が等しくなるようにＰＬＬ回路によって補正する
ので、従来のようにヘッドの切換点において水平同期信
号間隔が不連続となることがなく、スキュー歪が生じる
ことがない。
＜考案の効果＞ 以上のように本考案によれば、隣接する互いに異なるア
ジマス角の２つのヘッドで構成される第１回転ヘッド群
と、同じく隣接する互いに異なるアジマス角の２つのヘ
ッドで構成される第２回転ヘッド群とを備えるダブルア
ジマス４ヘッド方式のビデオテープレコーダにおいて、
前記互いに異なるアジマス角のヘッドに対応して該ヘッ
ドからの再生信号を復調する第１，第２復調器と、前記
ヘッドからの再生信号のうちの水平同期信号の時間変動
を除去して位相基準信号を生成する位相基準信号生成回
路と、第１，第２復調器からの各再生信号を、第１，第
２遅延制御信号に基づいてそれぞれ遅延させる第１，第
２遅延回路と、第１，第２遅延回路で遅延された各再生
信号から分離された各水平同期信号を前記位相基準信号
にそれぞれ位相ロックするための第１，第２遅延制御信
号を前記第１，第２遅延回路にそれぞれ出力する第１，
第２ＰＬＬ回路とを設けたので、高速ピクチャーサーチ
の際には、異なるアジマス角のヘッドからの再生信号の
水平同期信号の位相が等しくなるように前記ＰＬＬ回路
からの遅延制御信号に基づいて補正することができ、こ
れによって、スキュー歪がなくなり、見やすい画面とな
る。
ジマス角の２つのヘッドで構成される第１回転ヘッド群
と、同じく隣接する互いに異なるアジマス角の２つのヘ
ッドで構成される第２回転ヘッド群とを備えるダブルア
ジマス４ヘッド方式のビデオテープレコーダにおいて、
前記互いに異なるアジマス角のヘッドに対応して該ヘッ
ドからの再生信号を復調する第１，第２復調器と、前記
ヘッドからの再生信号のうちの水平同期信号の時間変動
を除去して位相基準信号を生成する位相基準信号生成回
路と、第１，第２復調器からの各再生信号を、第１，第
２遅延制御信号に基づいてそれぞれ遅延させる第１，第
２遅延回路と、第１，第２遅延回路で遅延された各再生
信号から分離された各水平同期信号を前記位相基準信号
にそれぞれ位相ロックするための第１，第２遅延制御信
号を前記第１，第２遅延回路にそれぞれ出力する第１，
第２ＰＬＬ回路とを設けたので、高速ピクチャーサーチ
の際には、異なるアジマス角のヘッドからの再生信号の
水平同期信号の位相が等しくなるように前記ＰＬＬ回路
からの遅延制御信号に基づいて補正することができ、こ
れによって、スキュー歪がなくなり、見やすい画面とな
る。
第１図は本考案の一実施例の要部のブロック図、第２図
は第１図のヘッド取付状態を示す平面図、第３図は第１
図の実施例の各部の信号波形図である。 ２，３…第１，第２復調器、４…位相基準信号生成回
路、５，６…第１，第２ＰＬＬ回路、７，８…第１，第
２遅延回路。
は第１図のヘッド取付状態を示す平面図、第３図は第１
図の実施例の各部の信号波形図である。 ２，３…第１，第２復調器、４…位相基準信号生成回
路、５，６…第１，第２ＰＬＬ回路、７，８…第１，第
２遅延回路。
Claims (1)
- 【請求項１】隣接する互いに異なるアジマス角の２つの
ヘッドで構成される第１回転ヘッド群と、同じく隣接す
る互いに異なるアジマス角の２つのヘッドで構成される
第２回転ヘッド群とを備えるダブルアジマス４ヘッド方
式のビデオテープレコーダにおいて、 前記互いに異なるアジマス角のヘッドに対応して該ヘッ
ドからの再生信号をそれぞれ復調する第１，第２復調器
と、 前記ヘッドからの再生信号のうちの水平同期信号の時間
変動を除去して位相基準信号を生成する位相基準信号生
成回路と、 前記第１，第２復調器からの各再生信号を、第１，第２
遅延制御信号に基づいてそれぞれ遅延させる第１，第２
遅延回路と、 第１，第２遅延回路で遅延された各再生信号から分離さ
れた各水平同期信号を前記位相基準信号にそれぞれ位相
ロックするための第１，第２遅延制御信号を前記第１，
第２遅延回路にそれぞれ出力する第１，第２ＰＬＬ回路
とを含むことを特徴とするビデオテープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985070999U JPH0617388Y2 (ja) | 1985-05-13 | 1985-05-13 | ビデオテ−プレコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985070999U JPH0617388Y2 (ja) | 1985-05-13 | 1985-05-13 | ビデオテ−プレコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187175U JPS61187175U (ja) | 1986-11-21 |
| JPH0617388Y2 true JPH0617388Y2 (ja) | 1994-05-02 |
Family
ID=30608094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985070999U Expired - Lifetime JPH0617388Y2 (ja) | 1985-05-13 | 1985-05-13 | ビデオテ−プレコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0617388Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135585A (en) * | 1981-02-16 | 1982-08-21 | Mitsubishi Electric Corp | Signal reproducer |
| JPS6128286A (ja) * | 1984-07-18 | 1986-02-07 | Matsushita Electric Ind Co Ltd | ビデオテ−プレコ−ダ |
-
1985
- 1985-05-13 JP JP1985070999U patent/JPH0617388Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135585A (en) * | 1981-02-16 | 1982-08-21 | Mitsubishi Electric Corp | Signal reproducer |
| JPS6128286A (ja) * | 1984-07-18 | 1986-02-07 | Matsushita Electric Ind Co Ltd | ビデオテ−プレコ−ダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187175U (ja) | 1986-11-21 |
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