JPH06164335A - 昇圧回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】昇圧効率が向上し、さらに回路面積の縮小を図
る。 【構成】クロック信号φＡをノードＧに接続する容量素
子の一端に、クロック信号φＡをインバータで反転させ
た信号をノードＤに接続する容量素子の一端にに加え
る。クロック信号φＡが高電位の時はソースが電源Ｖ
_ＤＤに接続し、ゲートにクロック信号φ^＊Ｂが入力する
トランジスタを導通させて容量素子を充電する。クロッ
ク信号φＡが低電位の時はソースが電源Ｖ_ＤＤに接続
し、ゲートにクロック信号φ^＊Ｃが入力するトランジス
タを導通させて容量素子を充電する。充電された容量素
子またはの両端には電位差が生じるため、容量素子の一
端がクロック信号φＡの電位により高電位にされると、
容量素子の他端にクロック信号φＡよりも高い電位が現
れる。この回路ではクロック信号φＡの１周期の間に二
つの容量素子15と22とが交互に充電されるので効率がよ
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は昇圧回路に係り、特に
昇圧出力電流を多く必要とする回路、例えばＥＰＲＯＭ
駆動回路、ＬＣＤ駆動回路等に使用される。

【０００２】

【従来の技術】ＬＳＩの低消費電力化の一つとして、回
路動作電圧を低くすることがあげられる。現在、ＬＳＩ
化されている回路は５Ｖもしくは３Ｖの低電圧で動作す
るものが多くなっているが、ＥＰＲＯＭ駆動回路あるい
はＬＣＤ駆動回路などは高電圧を必要としている。そこ
で、電圧が５Ｖもしくは３Ｖの電池を駆動電源とする場
合には、高電圧を必要とする回路には昇圧回路により電
池電圧を昇圧して供給すようにしている。

【０００３】従来の昇圧回路は図５の回路図に示すよう
に構成されている。図において、ノードＣは昇圧された
電位の出力端であり、80はロジックレベルとしてのハイ
レベルとなる電位Ｖ_DDを供給する電源線であり、81はロ
ジックレベルとしてローレベルとなる接地電位Ｇｎｄを
供給する接地線である。82はＰチャネルＭＯＳトランジ
スタであり、ソースが電源線80に接続され、ドレインが
ノードＡに接続されている。

【０００４】83はＮチャネルＭＯＳトランジスタであ
り、ソースが接地線81に接続され、ドレインがノードＡ
に接続されている。トランジスタ82と83はゲート同士が
接続され、ゲートにクロック信号φＡが供給される。84
は容量素子であり、一端がノードＡに接続され、他端が
ノードＢに接続されている。85はＰチャネルＭＯＳトラ
ンジスタであり、ソースが電源線80に接続され、ドレイ
ンがノードＢに接続され、ゲートにはクロック信号φＢ
^* が供給される。86はＰチャネルＭＯＳトランジスタで
あり、ソースがノードＢに接続され、ドレインがノード
Ｃに接続され、ゲートにはクロック信号φＣ^* が供給さ
れる。

【０００５】87は容量素子であり、一端がノードＣに接
続され、他端が接地線81に接続されている。88は負荷抵
抗であり一端がノードＣに接続され、他端が接地線81に
接続されている。89はレベルシフト回路であり、ノード
Ｃと接地線81から電源電圧が供給され、入力にクロック
信号φＢが供給されてクロック信号φＢ^* を出力する。
90もレベルシフト回路であり、ノードＣと接地線81から
電源電圧が供給され、入力にクロック信号φＣが供給さ
れてクロック信号φＣ^* を出力する。

【０００６】上記レベルシフト回路89と90は共に具体的
には図６の回路図に示すように構成されている。図にお
いて、91はＰチャネルＭＯＳトランジスタであり、ソー
スは電位入力端92に接続され、ドレインはノードＸに接
続され、ゲートはクロック信号出力端93に接続されてい
る。94はＮチャネルＭＯＳトランジスタであり、ソース
は上記接地線81に接続され、ドレインはノードＸに接続
され、ゲートはクロック信号入力端95に接続されてい
る。

【０００７】96はＰチャネルＭＯＳトランジスタであ
り、ソースは電位入力端92に接続され、ドレインはクロ
ック信号出力端93に接続され、ゲートはノードＸに接続
されている。97はＮチャネルＭＯＳトランジスタであ
り、ソースは接地線81に接続され、ドレインはクロック
信号出力端93に接続されている。98は高電位側の電位が
電源線80から、低電位側の電位が接地線81から供給され
るＣＭＯＳインバータであり、入力は上記クロック信号
入力端95に接続され、出力はトランジスタ97のゲートに
接続されている。

【０００８】ここで、上記昇圧回路の動作を説明する。
昇圧動作を行うために図７のタイミングチャートに示す
タイミングのクロック信号φＡ、φＢ、φＣを図８に示
すようなタイミング発生回路により発生させる。このタ
イミング発生回路は基準クロック信号φからＣＲディレ
イ回路とエッジ検出回路との組み合わせを使って、所望
のクロック信号φＡ、φＢ、φＣを作成するものであ
る。作成されるクロック信号φＡ、φＢ、φＣの電位レ
ベルは全てハイレベルがＶ_DDであり、ローレベルがＧｎ
ｄとなる。

【０００９】昇圧動作はクロック信号φＡの立ち下がり
から次の立ち下がりまでを一周期として繰り返される。
そこで、説明に当たってはクロック信号φＡの立上がり
から立ち下がりまでをタイミング領域Ｔ１とし、立ち下
がりから立上がりまでをタイミング領域Ｔ２とする。タ
イミング領域Ｔ１ではクロック信号φＡとφＣの電位は
Ｖ_DDであり、クロック信号φＢの電位はＧｎｄである。
このとき、レベルシフト回路89からの出力によってクロ
ック信号φＢ^* の電位はＧｎｄにされており、クロック
信号φＣ^* の電位はレベルシフト回路90によって、ノー
ドＣに現れているＶ_DD電位より高い電位と同じにされて
いる。

【００１０】このため、トランジスタ83と85が導通状
態、トランジスタ82と86が非導通状態になる。したがっ
て、容量素子84の両端間には電圧Ｖ_DDに応じた電荷が蓄
えられ、ノードＡの電位がＧｎｄであることから、ノー
ドＢの電位はＶ_DDになる。次に、タイミング領域Ｔ２で
はクロック信号φＡとφＣの電位はＧｎｄであり、クロ
ック信号φＢの電位はＶ_DDである。このとき、クロック
信号φＢ^* の電位はノードＣに現れている電位となり、
クロック信号φＣ^* の電位はＧｎｄとなっている。

【００１１】このため、トランジスタ82と86は導通状
態、トランジスタ83と85が非導通状態になる。したがっ
て、ノードＡの電位はＶ_DDとなる。ところで、タイミン
グ領域Ｔ２の初期の状態を詳細に述べるとクロック信号
φＣはφＡより遅れて立ち下がり、クロック信号φＢは
領域Ｔ２の直前で立ち上がるので、領域Ｔ２の初期では
トランジスタ85と86が共に非導通状態であるためにノー
ドＢはハイインピーダンス状態になる。したがって、容
量素子84では電荷の移動が起こらないために電荷保存法
則により、両端の電位差が保持される。

【００１２】このとき、ノードＡの電位はＶ_DDになって
いるのでノードＢの電位はＶ_DD2 ＝Ｖ_DD＋Ｖ_DDとなる。
そして、タイミング領域Ｔ２になると、クロック信号φ
Ｃ^* の電位がＧｎｄとなので、トランジスタ86が導通状
態になる。このため、トランジスタ86を介してノードＣ
とノードＢとの電位差が無くなるまで容量素子84に蓄え
られた電荷が容量素子87に移動する。この結果、ノード
Ｃには昇圧された電位としてノードＢの電位とほぼ同じ
Ｖ_DD2 が現れ、これが昇圧回路としての昇圧出力電位Ｖ
_out となる。そして、ノードＣと接地線81の電位差によ
り昇圧電位平滑用の容量素子87に電荷が蓄えられる。タ
イミング領域Ｔ１においてトランジスタ86が非導通状態
になっているときは、容量素子87に蓄えられた電荷によ
ってノードＣに生じる電位が昇圧出力電位Ｖ_out とな
る。

【００１３】ここで、レベルシフト回路89と90の動作を
説明する。レベルシフト回路89と90は同じ回路構成なの
でクロック信号φＢが入力されるレベルシフト回路89に
ついてだけ説明する。レベルシフト回路89は前記図６で
説明した回路構成となっている。図６中の電位入力端92
はノードＣに接続され、ノードＣに現れる電位が供給さ
れる。

【００１４】いま、クロック信号入力端95に入力される
クロック信号φＢの電位がＶ_DDであり、トランジスタ94
と96が導通状態で、トランジスタ91と97が非導通状態で
あるときにクロック信号φＢの電位がＧｎｄになったと
する。すると、Ｎチャネルトランジスタ94が非導通状態
になる。そして、インバータ98の出力電位がＶ_DDとなる
ので、Ｎチャネルトランジスタ97が導通状態になる。こ
のとき、トランジスタ96は導通状態なので、昇圧された
電位の生じているノードＣから接地線81間に貫通電流が
生じる。したがって、クロック信号出力端93の電位はノ
ードＣの昇圧された電位と接地線81の電位差の中間電位
になる。これにより、Ｐチャネルトランジスタ91が導通
状態となってノードＸの電位がノードＣの電位となる。
この結果、Ｎチャネルトランジスタ96が非導通状態にな
り、上記貫通電流が消滅する。この貫通電流はトランジ
スタ97が導通状態に変化してからトランジスタ91が導通
状態に変化するまでのゲート遅延時間の間流れる。

【００１５】また、クロック信号φＢの電位がＧｎｄか
らＶ_DDに変化するときはトランジスタ91と94を通してノ
ードＣから接地線81への貫通電流が生じる。この貫通電
流によってノードＣに電位を与えている容量素子87の電
荷が流れでるために、ノードＣの電位、つまり昇圧回路
の昇圧出力電位Ｖ_out が低下するという問題がある。

【００１６】また、上記昇圧出力電位Ｖ_out の低下はレ
ベルシフト回路の貫通電流ばかりでなく、ノードＣの電
位を電源として使用する回路に流れる負荷電流によって
も起こる。ＬＣＤ駆動回路等のように大きな負荷電流が
流れる回路をノードＣに接続した場合、昇圧回路を含む
ＬＳＩが誤動作する程に出力電位Ｖ_out が低下すること
が考えられる。そこで、容量素子87の容量を十分な負荷
電流が得られるように大きくしている。容量素子はＭＯ
Ｓトランジスタのゲート容量で作られることが多く、ゲ
ート容量は面積に比例するために、容量を大きくするこ
とによるＬＳＩチップサイズの増大を招いている。

【００１７】出力電位Ｖ_out は上記のように負荷電流に
より変化する。次に、負荷電流による電位Ｖ_out の変化
について説明する。ノードＣが十分に昇圧された後を前
提とし、記述を簡単にするためにタイミング領域Ｔ２か
ら説明する。

【００１８】既に説明したように、タイミング領域Ｔ２
の最初では直前のタイミング領域Ｔ１の間に容量素子84
に蓄えらた電荷が電荷保存法則により容量素子87に蓄え
られる。その結果として、ノードＣにＶ_DD2 に近い昇圧
出力電位Ｖ_out が現れる。ノードＣから負荷電流を流す
等価抵抗88の抵抗値をＲ、容量素子84と87の容量値をそ
れぞれＣ84とＣ87とし、レベルシフト回路89と90に流れ
る貫通電流を無視すると、領域Ｔ２での昇圧電位Ｖ_out
の時定数τ２は τ２＝（Ｃ84＋Ｃ87）・Ｒ …（１）

【００１９】となる。Ｖ_out はタイミング領域Ｔ２にな
った瞬間はほぼＶ_DD2 になるので、時間の原点をタイミ
ング領域Ｔ２の最初とし、経過時間をｔとすれば、Ｖ
_out は Ｖ_out ＝Ｖ_DD2 ・Ｅｘｐ（−ｔ／τ２） …（２） にしたがって減衰する。続くタイミング領域Ｔ１ではト
ランジスタ86が非導通状態になって容量素子84がノード
Ｃから電気的に切り離されるため、領域Ｔ１での時定数
τ１は τ１＝Ｃ87・Ｒ …（３） となる。また、タイミング領域Ｔ１とＴ２の期間をそれ
ぞれＰ１とＰ２とし、期間の長さを Ｐ１＝Ｐ２＝Ｔ …（４） とするならばタイミング領域Ｔ１における昇圧電位Ｖ
_out は Ｖ_out ＝Ｖａ・Ｅｘｐ｛（Ｔ−ｔ）／τ１｝ …（５） である。ただし、Ｖａはタイミング領域Ｔ１での昇圧電
位Ｖ_out の初期値で Ｖａ＝Ｖ_DD2 ・Ｅｘｐ（−Ｔ／τ２） …（６） である。ここで、昇圧電位Ｖ_out の減衰をタイミング領
域Ｔ１とＴ２とで比較する。まず、式（１）と式（３）
とから、 τ１＜τ２ …（７）

【００２０】となり、領域Ｔ１の方がＴ２よりも時定数
が小さい。したがって、式（２）と式（５）より、昇圧
電位Ｖ_out の減衰の仕方は領域Ｔ２よりもＴ１のほうが
急俊である。式（６）よりタイミング領域Ｔ１での昇圧
電位Ｖ_out の初期値はタイミング領域Ｔ２での初期値Ｖ
_DD2 に対して Ｖ_DD2 −Ｖａ＝Ｖ_DD2 ｛１−Ｅｘｐ（−Ｔ／τ２）｝ …（８） だけ低くなる。

【００２１】以上説明したように、昇圧電位Ｖ_out の減
衰の仕方はタイミング領域Ｔ２おいてよりもタイミング
領域Ｔ１においての方が急俊である。また、タイミング
領域Ｔ１における昇圧電位Ｖ_out 初期値は領域Ｔ２にお
ける初期値よりも低い。したがって、昇圧動作の一周期
の間において、昇圧電位Ｖ_out が最も低下するのはタイ
ミング領域Ｔ１の最後である。最も昇圧電位Ｖ_out が低
下する時刻はｔ＝２Ｔのときで、このときの昇圧電位を
Ｖ１とすると式（５）より Ｖ１＝Ｖａ・Ｅｘｐ（−Ｔ／τ１） ＝Ｖ_DD2 ・Ｅｘｐ｛（−Ｔ／τ１）＋（−Ｔ／τ２）｝ …（９） となる。

【００２２】ＬＳＩの設計においては上記Ｖ１がＬＳＩ
が正常に動作する最低の電位を下回らないように、昇圧
動作用のクロック信号の周期および容量素子の容量の設
定が必要となる。

【００２３】ところで、上記昇圧動作の説明では昇圧電
位の出力端であるノードＣが十分昇圧された状態を前提
とした。ノードＣの電位が十分昇圧されるまでの昇圧回
路の動作は次のようになる。ノードＣの電位は昇圧動作
開始直後の接地電位から昇圧動作が何周期か繰り返す間
に平滑用の容量素子87に電荷が段階的に蓄えられること
により上昇する。そして、容量素子87はノードＢと接地
線の電位差により充電されるので、ノードＣの電位はノ
ードＢと接地線の電位差Ｖ_DD2 付近で飽和する。昇圧回
路の昇圧効率は、昇圧動作を開始してから昇圧電位出力
端の電位が飽和するまでの時間によって決められる。し
たがって、上記のように昇圧動作の一周期の間に起こる
昇圧電位の低下は昇圧効率を下げる要因になっている。

【００２４】

【発明が解決しようとする課題】上記したように従来の
昇圧回路は大きな負荷電流を流すために容量素子の容量
値を大きくしているために回路面積が大きく、昇圧動作
の一周期の間に昇圧電位の低下がおこり昇圧効率が下が
るという問題があった。この発明は上記のような事情を
考慮してなされたものであり、その目的は昇圧効率が向
上し、さらに回路面積の縮小が図れる昇圧回路を提供す
ることである。

【００２５】

【課題を解決するための手段】この発明の昇圧回路は第
１、第２、第３のクロック信号を発生させる手段と、上
記第１のクロック信号が一端に供給される第１の容量素
子と、上記第１の容量素子の他端と第１の電位供給端と
の間にソース・ドレイン間が挿入され、ゲートに上記第
２のクロック信号が供給される第１導電型の第１のＭＯ
Ｓトランジスタと、上記第１の容量素子の他端と昇圧出
力端との間にソース・ドレイン間が挿入され、ゲートに
上記第３のクロック信号が供給される第１導電型の第２
のＭＯＳトランジスタと、上記第１のクロック信号の反
転信号が一端に供給される第２の容量素子と、上記第２
の容量素子の他端と第１の電位供給端との間にソース・
ドレイン間が挿入され、ゲートに上記第３のクロック信
号が供給される第１導電型の第３のＭＯＳトランジスタ
と、上記第２の容量素子の他端と昇圧出力端との間にソ
ース・ドレイン間が挿入され、ゲートに上記第２のクロ
ック信号が供給される第１導電型の第４のＭＯＳトラン
ジスタとを具備することを特徴とする。

【００２６】

【作用】クロック信号の一周期の間に昇圧動作が２回行
われるように作用する。

【００２７】

【実施例】以下図面を参照して、この発明を実施例によ
り説明する。

【００２８】図１はこの発明による昇圧回路の第１の実
施例の回路図である。図において、10はロジックレベル
としてのハイレベルとなる電位Ｖ_DDを供給する電源線で
あり、11はロジックレベルとしてのローレベルとなる電
位Ｇｎｄを供給する接地線である。12はＰチャネルＭＯ
Ｓトランジスタであり、ソースが電源線10に接続され、
ドレインがノードＤに接続されている。13はＮチャネル
ＭＯＳトランジスタであり、ソースが接地線11に接続さ
れ、ドレインがノードＤに接続されている。トランジス
タ12と13はＣＭＯＳインバータ14を構成し、ゲート同士
を接続して入力とし、ノードＤを出力としている。イン
バータ14の入力はクロック信号φＡが供給されるノード
Ｆに接続されている。15は容量素子であり、一端がノー
ドＤに接続され、他端がノードＥに接続されている。

【００２９】16はＰチャネルＭＯＳトランジスタであ
り、ソースが電源線10に接続され、ドレインがノードＥ
に接続され、ゲートにはクロック信号φＢ^* が入力され
る。17はインバータであり、クロック信号φＢが入力さ
れ、出力をインバータ18に入力する。インバータ18はＰ
チャネルＭＯＳトランジスタ19とＮチャネルＭＯＳトラ
ンジスタ20とにより構成されており、ノードＥと接地線
11の電位を電源として、クロック信号φＢ^* を出力す
る。このインバータ17と18の２段接続はクロック信号φ
ＢののロジックレベルをＶDD／ＧｎｄからＶＥ／Ｇｎｄ
に変換するレベルシフト回路として動作する。

【００３０】なお、上記ＶＥはノードＥに現れる電位を
示す。21はＰチャネルＭＯＳトランジスタであり、ソー
スがノードＥに接続され、ドレインがノードＨに接続さ
れ、ゲートにはクロック信号φＣ^* が入力される。22は
容量素子であり一端がノードＦに接続され、他端がノー
ドＧに接続されている。23はＰチャネルＭＯＳトランジ
スタであり、ソースが電源線10に接続され、ドレインが
ノードＧに接続され、ゲートにクロック信号φＣ^* が入
力される。

【００３１】24はインバータであり、クロック信号φＣ
が入力され、出力をインバータ25に供給している。イン
バータ25はＰチャネルＭＯＳトランジスタ26とＮチャネ
ルＭＯＳトランジスタ27とにより構成されており、ノー
ドＧと接地線11の電位を電源として、クロック信号φＣ
^* を出力する。このインバータ24と25の２段接続はクロ
ック信号φＣのロジックレベルをＶDD／ＧｎｄからＶＧ
／Ｇｎｄに変換するレベルシフト回路として動作する。

【００３２】なお、上記ＶＧはノードＧに現れる電位を
示す。28はＰチャネルＭＯＳトランジスタであり、ソー
スがノードＧに接続され、ドレインがノードＨに接続さ
れ、ゲートにクロック信号φＢ^* が入力される。29は容
量素子であり、一端がノードＨに接続され、他端が接地
線11に接続されている。30は負荷抵抗であり、一端がノ
ードＨに接続され、他端が接地線11に接続されている。

【００３３】上記実施例回路による昇圧動作を図２のタ
イミングチャートを使い説明する。昇圧動作に必要なク
ロック信号φＡ、φＢ、φＣは前記図８に示したタイミ
ング発生回路により作られる。昇圧動作の説明はクロッ
ク信号φＡを基準にして行うため、クロック信号φＡの
立上がりから立ち下がりまでをタイミング領域Ｔ３と
し、立ち下がりから立上がりまでをタイミング領域Ｔ４
とする。昇圧動作はタイミング領域Ｔ３とＴ４とを一周
期として繰り返される。タイミング領域Ｔ３ではクロッ
ク信号φＡとφＣの電位はＶ_DDであり、クロック信号φ
Ｂの電位はＧｎｄである。タイミング領域Ｔ４ではクロ
ック信号φＡとφＣの電位はＧｎｄであり、クロック信
号φＢの電位はＶ_DDである。

【００３４】クロック信号φＡの電位がＶDDに立上がり
タイミング領域Ｔ３になると、インバータ14の出力端で
あるノードＤの電位はＧｎｄになる。クロック信号φＢ
の電位はタイミング領域Ｔ３になった直後に立ち下がり
Ｇｎｄになる。このため、インバータ17の出力がＶ_DDと
なり、Ｐチャネルトランジスタ19が非導通状態、Ｎチャ
ネルトランジスタ20が導通状態となって、インバータ18
の出力クロック信号φＢ^* の電位はＧｎｄとなる。この
結果、クロック信号φＢ^* がゲートに入力されるトラン
ジスタ16が導通状態になる。クロック信号φＣの電位は
タイミング領域Ｔ３になる直前で立ち上がりＶDDとな
る。したがって、タイミング領域Ｔ３になった時は、イ
ンバータ24の出力はＧｎｄになっており、Ｐチャネルト
ランジスタ26が導通、Ｎチャネルトランジスタ27が非導
通状態になっている。このため、インバータ27が出力す
るクロック信号φＣ^* の電位はノードＧの電位になる。

【００３５】ところで、容量素子22はこの後説明するタ
イミング領域Ｔ４における回路動作により、ノードＧ側
の電位がＶ_DDになるように電荷が蓄えられている。した
がって、クロック信号φＣ^* の電位はＶ_DDとなるので、
Ｐチャネルトランジスタ21は非導通状態になる。この結
果、ノードＥの電位はＶ_DDとなる。そして、ノードＤの
電位はＧｎｄであるのため、容量素子15は電位差Ｖ_DDに
よる電荷が蓄えられる。

【００３６】続いて、クロック信号φＡの電位がＧｎｄ
に立ち下がりタイミング領域Ｔ４になると、インバータ
14の出力端であるノードＤの電位はＶ_DDになる。クロッ
ク信号φＢの電位はタイミング領域Ｔ４になる直前で立
上がるように設定されている。したがって、インバータ
17の出力電位はＧｎｄとなるため、Ｐチャネルトランジ
スタ19が導通状態、Ｎチャネルトランジスタ20が非導通
状態になる。したがって、インバータ18の出力クロック
信号φＢ^* の電位はノードＥの電位となる。ノードＥの
電位はタイミング領域Ｔ３においてＶ_DDとなっているの
で、クロック信号φＢ^* の電位はＶ_DDであるため、Ｐチ
ャネルトランジスタ16は非導通状態になる。

【００３７】クロック信号φＣの電位はクロック信号φ
Ａの電位より遅れて立ち下がるように設定されているの
で、タイミング領域Ｔ４になった直後のクロック信号φ
Ｃの電位はタイミング領域Ｔ３のときと同じＶ_DDであ
る。したがって、先に説明したようにクロック信号φＣ
^* の電位はＶ_DDであり、タイミング領域Ｔ３に引き続い
てＰチャネルトランジスタ21は非導通状態である。タイ
ミング領域Ｔ４の初期にはトランジスタ16と20と21が非
導通状態であるので、ノードＥはハイインピーダンス状
態になる。したがって、容量素子15では電荷の移動が起
こらないために電荷保存法則により、ノードＤとＥの両
端の電位差が保持される。容量素子15にはタイミング領
域Ｔ３において、電圧Ｖ_DDにより電荷が蓄えられている
ため、タイミング領域Ｔ４になる直前のノードＥの電位
はＶ_DDとなっている。したがって、タイミング領域Ｔ４
になりノードＤの電位がＶ_DDになると、ノードＥの電位
はＶ_DDからＶ_DD2 ＝Ｖ_DD＋Ｖ_DDに昇圧される。

【００３８】そして、クロック信号φＡに遅れてクロッ
ク信号φＣの電位がＧｎｄに立ち下がると、クロック信
号φＣの反転信号が入力されるインバータ25の出力クロ
ック信号φＣ^* の電位はＧｎｄになるために、Ｐチャネ
ルトランジスタ21は導通状態になる。このとき、インバ
ータ18はノードＥの電位を出力するのでクロック信号φ
Ｂ^* の電位はＶ_DD2 になっており、Ｐチャネルトランジ
スタ28は非導通状態になっている。したがって、トラン
ジスタ21を介してノードＨとＥの電位差が無くなるまで
容量素子15に蓄えられた電荷が容量素子29に移動する。
容量素子29にはタイミング領域Ｔ３とＴ４の繰り返しに
より、しだいに蓄えられる電荷量が増加する。したがっ
て、容量素子29に蓄えられた電荷によりノードＨに生じ
る電位は上昇して、ほぼノードＥの電位Ｖ_DD2 と同じに
なる。容量素子29は昇圧電位平滑用であり、ノードＨに
現れる電位が昇圧電位Ｖ_out となる。

【００３９】上記昇圧回路の動作説明ではタイミング領
域Ｔ４においてノードＥの電位がＶ_DD2 程度に昇圧され
ることを説明したが、次にノードＧの電位が同じように
タイミング領域Ｔ３において昇圧されることを説明す
る。説明はタイミング領域Ｔ４から行う。

【００４０】クロック信号φＡの電位が立ち下がりタイ
ミング領域Ｔ４になると、ノードＦの電位はＧｎｄとな
る。このとき、クロック信号φＢ^* の電位は既に説明し
たようにＶ_DD2 となるため、Ｐチャネルトランジスタ28
は非導通状態になる。クロック信号φＣは領域Ｔ４にな
った直後に立ち下がりインバータ24の出力電位がＶ_DDと
なるため、Ｐチャネルトランジスタ26が非導通状態、Ｎ
チャネルトランジスタ27が導通状態となって、インバー
タ25の出力であるクロック信号φＣ^* の電位はＧｎｄと
なる。したがって、ゲートにクロック信号φＣ^* が入力
されるＰチャネルトランジスタ23は導通状態になる。こ
の結果、ノードＧの電位はＶ_DDとなり、ノードＦの電位
はＧｎｄであるため、容量素子22は電位差Ｖ_DDによる電
荷が蓄えられる。

【００４１】続いて、クロック信号φＡの電位が立ち上
がりタイミング領域Ｔ３になると、ノードＦの電位はＶ
_DDになる。クロック信号φＢの電位はクロック信号φＡ
の電位の立上がりから遅れて立ち下がるように設定され
ているため、タイミング領域Ｔ３の初期ではＶ_DDであ
る。クロック信号φＢの電位がＶ_DDであるときは既に説
明したように、クロック信号φＢ^* の電位はインバータ
18によりノードＥの電位となる。このとき、ノードＥの
電位はＶ_DD2 になっているので、Ｐチャネルトランジス
タ28は非導通状態になる。クロック信号φＣの電位はタ
イミング領域Ｔ３になる直前に立ち上がるように設定さ
れている。

【００４２】したがって、インバータ24の出力電位はＧ
ｎｄとなるため、Ｐチャネルトランジスタ26は導通状
態、Ｎチャネルトランジスタ27は非導通状態になる。し
たがって、インバータ25の出力クロック信号φＣ^* の電
位はノードＧの電位となる。ノードＧの電位はタイミン
グ領域Ｔ４においてＶ_DDとなっているので、クロック信
号φＣ^* が入力されるＰチャネルトランジスタ23は非導
通状態になる。

【００４３】タイミング領域Ｔ３の初期ではトランジス
タ23と27と28が非導通状態であるので、ノードＧはハイ
インピーダンス状態になる。したがって、容量素子22で
は電荷の移動が起こらないために電荷保存法則により、
ノードＦとＧの両端の電位差が保持される。容量素子22
はタイミング領域Ｔ４において、電圧Ｖ_DDにより電荷が
蓄えられているため、タイミング領域Ｔ３になる直前の
ノードＧの電位はＶ_DDとなっている。

【００４４】したがって、タイミング領域Ｔ４になりノ
ードＦの電位がＶ_DDになると、ノードＧの電位はＶ_DDか
らＶ_DD2 ＝Ｖ_DD＋Ｖ_DDに昇圧される。そして、クロック
信号φＡの電位の立ち上がりから遅れてクロック信号φ
Ｂの電位が立ち下がると、クロック信号φＢの反転信号
が入力されるインバータ18の出力クロック信号φＢ^* の
電位はＧｎｄになるためにＰチャネルトランジスタ28は
導通状態になる。また、このときクロック信号φＣ^* の
電位はＶ_DDであるので、Ｐチャネルトランジスタ21は非
導通状態になっている。

【００４５】したがって、トランジスタ28を介してノー
ドＨとＧの電位差が無くなるまで容量素子22に蓄えられ
た電荷が容量素子29に移動する。この結果、タイミング
領域Ｔ４においてノードＨに現れる昇圧電位Ｖ_out がほ
ぼＶ_DD2 になるのと同様に、タイミング領域Ｔ３におい
てもノードＨに現れる昇圧電位Ｖ_out はほぼＶ_DD2 にな
る。

【００４６】ところで、ノードＥの電位が電源線10の電
位Ｖ_DDより高いＶ_DD2 になっているときは、Ｐチャネル
トランジスタ16のソースはノードＥ側になる。トランジ
スタ16のゲート電位がソース電位Ｖ_DD2 の半分のＶ_DDで
あるとすると、トランジスタ16にノードＥから電源線10
へのリーク電流が流れ、ノードＥの電位が低下する。そ
こで、上記実施例回路においてはハイレベルが電位Ｖ
_DD2 になるクロック信号φＢ^* をトランジスタ16のゲー
トに入力して、上記リーク電流の発生を防いでいる。ま
た、ノードＥの電位がＶ_DDになっているときはノードＨ
の電位はほぼＶ_DD2 であるので、トランジスタ21のソー
スはノードＨ側になる。

【００４７】この場合、上記トランジスタ16と同様に、
Ｐチャネルトランジスタ21はゲート電位がＶ_DDであると
すると、ノードＨからノードＥへのリーク電流が流れ、
ノードＨの昇圧出力電位が低下する。そこで、上記実施
例回路においてはハイレベルが電位Ｖ_DD2 になるクロッ
ク信号φＣ^* をトランジスタ21のゲートに入力して、上
記リーク電流の発生を防いでいる。また、ノードＥと同
様に、ノードＧにおいてもノードＧから電源線10へのリ
ーク電流を防ぐためにクロック信号φＣ^* をＰチャネル
トランジスタ23のゲートに入力し、ノードＨからノード
Ｇへのリーク電流を防ぐためにクロック信号φＢ^* をＰ
チャネルトランジスタ28に入力している。

【００４８】ただし、ノードＥ、Ｇ、Ｈでのリーク電流
による電圧低下が昇圧出力電位を電源とする回路を誤動
作させない場合には、クロック信号φＢ^* を入力してる
トランジスタにハイレベルの電位がＶ_DDであるクロック
信号φＢを入力し、クロック信号φＣ^* を入力している
トランジスタにハイレベルの電位がＶ_DDであるクロック
信号φＣを入力するようにしてもよい。この場合、クロ
ック信号φＢからクロック信号φＢ^* へレベルシフトす
る回路であるインバータ17と18、およびクロック信号φ
Ｃからクロック信号φＣ^* へレベルシフトする回路であ
るインバータ24と25は上記実施例回路から削除できる。

【００４９】上記昇圧回路は従来の昇圧回路と同様に、
昇圧電位平滑用の容量素子29の電荷が負荷電流により減
少するに従い昇圧電位が減衰する。そこで、昇圧電位Ｖ
_outの減衰を従来と比較する。

【００５０】昇圧電位出力端となるノードＨから負荷電
流を流す等価抵抗30の抵抗値をＲ、容量素子15、22、29
の容量値をそれぞれＣ15、Ｃ22、Ｃ29とする。タイミン
グ領域Ｔ３ではトランジスタ21が非導通状態、トランジ
スタ28が導通状態であるので、領域Ｔ３における昇圧電
位Ｖ_out の時定数τ３は τ３＝（Ｃ22＋Ｃ29）・Ｒ …（１０）

【００５１】となる。Ｖ_out はタイミング領域Ｔ３にな
った瞬間はほぼＶ_DD2 になるので、時間の原点をタイミ
ング領域Ｔ３の最初とし、経過時間をｔとすれば、Ｖ
_out は Ｖ_out ＝Ｖ_DD2 ・Ｅｘｐ（−ｔ／τ３） …（１１） にしたがって減衰する。そして、タイミング領域Ｔ４で
はトランジスタ21が導通状態、トランジスタ28が非導通
状態であるので、領域Ｔ４における昇圧電位Ｖ_out の時
定数τ４は τ４＝（Ｃ15＋Ｃ29）・Ｒ …（１２） となる。タイミング領域Ｔ３とＴ４の期間をそれぞれＰ
３とＰ４とし、期間の長さを従来と同じ Ｐ３＝Ｐ４＝Ｔ …（１３） とする。時間の原点が上記時間ｔよりもＴ時間分ずれた
時間をｔ１とする。すなわち、 ｔ１＝ｔ−Ｔ …（１４） とするならば昇圧電位Ｖ_out はタイミング領域Ｔ４にな
った瞬間Ｖ_DD2 になるので、昇圧電位Ｖ_out は Ｖ_out ＝Ｖ_DD2 ・Ｅｘｐ（−ｔ１／τ４） …（１５） にしたがって減衰する。

【００５２】容量素子15と22の容量値が同じであれば、
式（１０）と式（１２）が同じとなり、式（１１）と式
（１５）が同じとなる。したがって、昇圧電位Ｖ_out が
最も低下する時刻はｔ＝Ｔのときで、このときの昇圧電
位をＶ２とすると式（１１）より Ｖ２＝Ｖ_DD2 ・Ｅｘｐ（−Ｔ／τ３） …（１６） となる。前記図５の従来の昇圧回路の容量素子84と87の
容量値を共にＣとし、図１の昇圧回路の容量素子15と22
と29の容量値を全てＣ´とすると τ１＝ＣＲ τ２＝２ＣＲ τ３＝２Ｃ´Ｒ となる。上記τ１、τ２を前記式（９）に代入すると、
従来の昇圧回路で最も低下しときの昇圧電位Ｖ１は Ｖ１＝ＶDD2 ・Ｅｘｐ｛（−Ｔ／τ１）＋（−Ｔ／τ２）｝ ＝ＶDD2 ・Ｅｘｐ（−３Ｔ／２ＣＲ） …（１７） となる。また、上記τ３を式（１６）に代入すると、上
記実施例回路で最も低下したときの昇圧電位Ｖ２は Ｖ２＝ＶDD2 ・Ｅｘｐ（−Ｔ／２Ｃ´Ｒ） …（１８） となる。したがって、実施例回路での最も低下したとき
の昇圧電位を従来と同じでよいとするならば、式（１
７）と式（１８）より Ｃ´＝（１／３）Ｃ となる。そして、従来例では容量素子を２つ、上記実施
例では３つ使っているために、容量値は従来の１／２で
済むことになる。

【００５３】大きな負荷電流を供給できる昇圧回路は容
量素子の面積が、容量素子以外の素子の面積よりもかな
り大きくなる。また、容量素子はＭＯＳトランジスタの
ゲート容量で作られるので、容量値は容量素子の面積に
比例する。したがって、この発明によれば従来よりも容
量素子の面積を半分にできるために、昇圧回路全体の面
積を従来よりも縮小することができる。

【００５４】上記実施例回路は昇圧動作の一周期の間に
タイミング領域Ｔ３とＴ４の両方で、昇圧電位平滑用の
容量素子29に電源線電圧の２倍の電圧が加わり電荷が蓄
えられる。これに対して、従来の昇圧回路は昇圧動作一
周期の間に昇圧電位平滑用の容量素子87に電源線電圧の
２倍の電圧が加わり電荷が蓄えられるのはタイミング領
域Ｔ２だけである。

【００５５】したがって、従来と上記実施例の昇圧回路
を同じクロック信号で動作させ、容量素子の容量値も全
て同じ（Ｃ＝Ｃ´）にした場合、昇圧が開始されてから
平滑用の容量素子に蓄えられる電荷が飽和状態になるま
での時間は、実施例では従来の半分となる。換言すれ
ば、平滑用の容量素子に電荷が蓄えらることにより得ら
れる昇圧電位も従来より早く上昇するため、上記実施例
回路は昇圧効率が向上している。

【００５６】また、従来例と実施例の昇圧回路に使用さ
れる容量素子の容量値を全て同じにした場合に昇圧電位
が最も低下するときの電位を従来例と実施例とで同じに
することを考える。この場合、式（１７）と式（１８）
から従来例に比べて、実施例ではＴは３倍の時間でよい
ことになる。昇圧用クロック信号φＡ、φＢ、φＣの周
期の半分をＴとして式（１７）と式（１８）は導きださ
れたものであるから、実施例に用いる昇圧用クロック信
号の周波数は従来の１／３となる。このため、実施例で
は昇圧回路のために高い周波数を必要としないという効
果がある。

【００５７】次に、上記実施例回路の中のレベルシフト
回路の動作を説明する。クロック信号φＢの電位のレベ
ルシフト回路はインバータ17と18の２段接続により構成
されている。タイミング領域Ｔ３からＴ４になる直前に
クロック信号φＢの電位はＧｎｄからＶ_DDに変化する。
すると、インバータ17の出力信号の電位がＧｎｄとな
る。これにより、インバータ18を構成しているＰチャネ
ルトランジスタ19が導通状態で、Ｎチャネルトランジス
タ20が非導通状態になり、インバータ18はノードＥの電
位をクロック信号φＢ^* として出力する。このとき、ノ
ードＥの電位はＶ_DDであるが、タイミング領域Ｔ４にな
るとＶ_DD2 に昇圧されるため、クロック信号φＢ^* の電
位もＶ_DD2 となる。そして、タイミング領域Ｔ４からＴ
３になると、直ぐにクロック信号φＢの電位はＶ_DDから
Ｇｎｄに変化し、インバータ17の出力信号の電位がＶ_DD
になる。

【００５８】これにより、Ｐチャネルトランジスタ19が
非導通状態で、Ｎチャネルトランジスタ20は導通状態と
なり、インバータ18は接地線11の電位Ｇｎｄをクロック
信号φＢ^* として出力する。このレベルシフト回路はイ
ンバータを２段に接続したものなので、前記図６に示し
たレベルシフト回路のようにゲート遅延による貫通電流
は生じない。クロック信号φＣのレベルシフト回路もイ
ンバータ24と25を２段に接続したものでゲート遅延によ
る貫通電流は生じない。

【００５９】図３は昇圧回路の第２の実施例の回路図で
ある。この実施例回路が上記図１の実施例回路と異なる
のは、クロック信号φＢとφＣのレベルシフト回路の構
成だけで、その他は図１の実施例回路と同様である。し
たがって、従来よりも容量素子の面積を縮小でき、また
昇圧効率も向上する。

【００６０】上記図１におけるレベルシフト回路である
インバータ17と18およびインバータ24と25は削除されて
いる。その代わりに、次の構成によるレベルシフト回路
31と32を備えており、その他は図１の実施例回路と同様
である。

【００６１】レベルシフト回路31はインバータ33と34お
よびＰチャネルＭＯＳトランジスタ35と36より構成され
る。インバータ33はクロック信号φＢが入力され、出力
をインバータ34に入力している。インバータ34はＰチャ
ネルＭＯＳトランジスタ37とＮチャネルＭＯＳトランジ
スタ38とから構成されており、ノードＩと接地線11の電
位を電源として、クロック信号φＢ^* を出力する。トラ
ンジスタ37のソースはノードＩに接続され、トランジス
タ38のソースは接地線11に接続されている。トランジス
タ37と38はゲート同士を接続してインバータ34の入力と
し、ドレイン同士を接続してインバータ34の出力として
いる。トランジスタ35はゲートにクロック信号φＣ^* が
入力され、ソースがノードＨに接続され、ドレインがノ
ードＩに接続されている。トランジスタ36はゲートにク
ロック信号φＢ^* が入力され、ソースが電源線10に接続
され、ドレインがノードＩに接続されている。

【００６２】レベルシフト回路32はインバータ39と40お
よびＰチャネルＭＯＳトランジスタ41と42より構成され
る。インバータ39はクロック信号φＣが入力され、出力
をインバータ40に入力している。インバータ40はＰチャ
ネルＭＯＳトランジスタ43とＮチャネルＭＯＳトランジ
スタ44とから構成されており、ノードＪと接地線11の電
位を電源として、クロック信号φＣ^* を出力する。

【００６３】トランジスタ41のソースはノードＪに接続
され、トランジスタ44のソースは接地線11に接続されて
いる。トランジスタ43と44はゲート同士を接続してイン
バータ40の入力とし、ドレイン同士を接続してインバー
タ40の出力としている。トランジスタ41はゲートにクロ
ック信号φＢ^* が入力され、ソースがノードＨに接続さ
れ、ドレインがノードＪに接続されている。トランジス
タ42はゲートにクロック信号φＣ^* が入力され、ソース
が電源線10に接続され、ドレインがノードＪに接続され
ている。上記レベルシフト回路31と32の動作を説明す
る。

【００６４】タイミング領域Ｔ３からＴ４になる直前に
クロック信号φＢの電位はＧｎｄからＶ_DDに変化する。
すると、インバータ33の出力信号の電位がＶ_DDからＧｎ
ｄへ変化し、Ｐチャネルトランジスタ37が導通状態で、
Ｎチャネルトランジスタ38が非導通状態になるため、イ
ンバータ34はノードＩの電位をクロック信号φＢ^* とし
て出力する。タイミング領域Ｔ４なるとすぐに、クロッ
ク信号φＣの電位はＶ_DDからＧｎｄになる。このため、
インバータ39の出力信号の電位がＶ_DDとなり、インバー
タ40は電位Ｇｎｄのクロック信号φＣ^* を出力する。し
たがって、クロック信号φＣ^* がゲートに入力されてい
るＰチャネルトランジスタ35が導通状態となるので、ノ
ードＩにはノードＨの昇圧電位が加わる。

【００６５】このため、ノードＩの電位によるクロック
信号φＢ^* の電位は高くなり、クロック信号φＢ^* がゲ
ートに入力されているＰチャネルトランジスタ36が非導
通状態になる。この結果、ノードＩの電位はノードＨの
電位と等しくなり、クロック信号φＢ^* の電位が昇圧電
位と等しくなる。

【００６６】続いて、タイミング領域Ｔ４からＴ３にな
る直前にクロック信号φＣの電位はＧｎｄからＶ_DDに変
化する。すると、インバータ39の出力信号の電位がＶ_DD
からＧｎｄへ変化し、Ｐチャネルトランジスタ43が導通
状態で、Ｎチャネルトランジスタ44が非導通状態になる
ため、インバータ40はノードＪの電位をクロック信号φ
Ｃ^* として出力する。

【００６７】タイミング領域Ｔ３なるとすぐに、クロッ
ク信号φＢの電位はＶ_DDからＧｎｄになる。このため、
インバータ33の出力信号の電位がＶ_DDとなり、インバー
タ34は電位Ｇｎｄのクロック信号φＢ^* を出力する。し
たがって、クロック信号φＢ^* がゲートに入力されてい
るＰチャネルトランジスタ41が導通状態となるので、ノ
ードＪにはノードＨの昇圧電位が加わる。このため、ノ
ードＪの電位によるクロック信号φＣ^* の電位は高くな
り、クロック信号φＣ^* がゲートに入力されているＰチ
ャネルトランジスタ42が非導通状態になる。この結果、
ノードＪの電位はノードＨの電位と等しくなり、クロッ
ク信号φＣ^* の電位が昇圧電位と等しくなる。上記第２
の実施例回路のレベルシフト回路31と32もインバータを
２段に接続したもので、従来例のようにゲート遅延によ
る貫通電流を生じない。

【００６８】図４はこの発明の昇圧回路の第３の実施例
の回路図であり、この実施例回路は前記図８に示したタ
イミング発生回路が作るクロック信号φＡ、φＢ、φＣ
のうちのクロック信号φＢとφＣだけで動作するように
設計されている。

【００６９】図において、前記図１と対応する箇所には
同じ符号を付して説明する。図において、50はＰチャネ
ルＭＯＳトランジスタであり、ソースは電源線10に接続
され、ドレインはノードＤに接続され、ゲートにはクロ
ック信号φＣが入力される。51はＮチャネルＭＯＳトラ
ンジスタであり、ソースは接地線11に接続され、ドレイ
ンはノードＤに接続され、ゲートはインバータ52の出力
が接続されている。インバータ52にはクロック信号φＢ
が入力される。

【００７０】53は容量素子であり、一端がノードＤに接
続され、他端がノードＥに接続されている。54はＰチャ
ネルＭＯＳトランジスタであり、ソースが電源線10に接
続され、ドレインがノードＥに接続され、ゲートにはク
ロック信号φＢ^* が入力される。55はインバータであ
り、ＰチャネルＭＯＳトランジスタ56とＮチャネルＭＯ
Ｓトランジスタ57とから構成されており、ノードＥと接
地線11の電位を電源としてクロック信号φＢ^* を出力す
る。

【００７１】インバータ52と55の２段接続はクロック信
号φＢのロジックレベルをＶDD／ＧｎｄからＶＥ／Ｇｎ
ｄに変換するレベルシフト回路として動作する。なお、
上記ＶＥはノードＥに現れる電位を示す。58はＰチャネ
ルＭＯＳトランジスタであり、ソースはノードＥに接続
され、ドレインはノードＨに出力され、ゲートにはクロ
ック信号φＣ^* が入力される。59はＰチャネルＭＯＳト
ランジスタであり、ソースは電源線10に接続され、ドレ
インはノードＦに接続され、ゲートにはクロック信号φ
Ｂが入力される。60はＮチャネルＭＯＳトランジスタで
あり、ソースは接地線11に接続され、ドレインはノード
Ｆに接続され、ゲートはインバータ61の出力が接続され
ている。

【００７２】インバータ61にはクロック信号φＣが入力
される。62は容量素子であり、一端がノードＦに接続さ
れ、他端はノードＧに接続されている。63はＰチャネル
ＭＯＳトランジスタであり、ソースは電源線10に接続さ
れ、ドレインはノードＧに接続され、ゲートにはクロッ
ク信号φＣ^* が入力される。64はインバータであり、Ｐ
チャネルＭＯＳトランジスタ65とＮチャネルＭＯＳトラ
ンジスタ66とから構成されており、ノードＧと接地線11
の電位を電源としてクロック信号φＣ^* を出力する。イ
ンバータ61と66の２段接続はクロック信号φＢのロジッ
クレベルをＶDD／ＧｎｄからＶＧ／Ｇｎｄに変換するレ
ベルシフト回路として動作する。なお、上記ＶＧはノー
ドＧに現れる電位を示す。

【００７３】67はＰチャネルＭＯＳトランジスタであ
り、ソースはノードＧに接続され、ドレインはノードＨ
に接続され、ゲートにはクロック信号φＢ^* が入力され
る。68は容量素子であり、一端がノードＨに接続され、
他端が接地線11に接続されている。69は負荷抵抗であ
り、一端がノードＨに接続され、他端が接地線11に接続
されている。

【００７４】上記第３の実施例回路の動作を前記図２の
タイミングチャートを使い説明する。タイミング領域Ｔ
３になる直前にクロック信号φＣの電位が立上がりＶ_DD
になる。これにより、Ｐチャネルトランジスタ50が非導
通状態になる。また、クロック信号φＣの電位がＶ_DDに
なると、インバータ61の出力信号の電位がＧｎｄとなる
ために、Ｐチャネルトランジスタ65が導通状態で、Ｎチ
ャネルトランジスタ66が非導通状態となる。したがっ
て、インバータ64の出力クロック信号φＣ^* の電位はノ
ードＧの電位となる。

【００７５】ところで、容量素子53にはこの後説明する
ようにタイミング領域Ｔ４において、ノードＧ側の電位
がＶ_DDになるように電荷が蓄えられている。したがっ
て、このときクロック信号φＣ^* の電位はＶ_DDとなるの
で、Ｐチャネルトランジスタ５８は非導通状態になる。
そして、タイミング領域Ｔ３になって、クロック信号φ
Ｂの電位がＧｎｄに立ち下がると、インバータ５２の出
力信号の電位がＶ_DDとなる。これにより、Ｎチャネルト
ランジスタ51が導通状態になり、トランジスタ50は既に
非導通状態になっているので、ノードＤの電位はＧｎｄ
になる。

【００７６】また、上記出力信号がゲートに入力される
Ｐチャネルトランジスタ56は非導通状態、Ｎチャネルト
ランジスタ57は導通状態になるため、インバータ55の出
力クロック信号φＢ^* の電位はＧｎｄとなる。この結
果、Ｐチャネルトランジスタ54が導通状態になり、トラ
ンジスタ56と58は既に非導通状態になっているのでノー
ドＥの電位はＶ_DDとなる。また、ノードＤの電位はＧｎ
ｄとなっているため、容量素子53には電位差Ｖ_DDによる
電荷が蓄えられる。

【００７７】そして、タイミング領域Ｔ４になる直前に
クロック信号φＢの電位が立ち上りＶ_DDになる。する
と、インバータ52の出力信号の電位がＧｎｄになるた
め、Ｎチャネルトランジスタ51と57が非導通状態にな
り、Ｐチャネルトランジスタ56が導通状態になる。トラ
ンジスタ56が導通状態でトランジスタ57が非導通状態と
なるのでインバータ55の出力クロック信号φＢ^* の電位
はノードＥの電位となる。このとき、ノードＥの電位は
先に説明したようにＶ_DDとなっているので、クロック信
号φＢ^* がゲートに入力されるＰチャネルトランジスタ
54は非導通状態になる。

【００７８】そして、タイミング領域Ｔ４になって直ぐ
にクロック信号φＣの電位が立ち下がりＧｎｄになる
と、Ｐチャネルトランジスタ50が導通状態になる。この
とき、トランジスタ51は既に非導通状態になっているの
で、ノードＤの電位はＶ_DDになる。したがって、電荷保
存法則により容量素子53の両端の電位差Ｖ_DDが保持され
たままノードＤの電位がＶ_DDとなるので、ノードＥの電
位はＶ_DDからＶ_DD2 ＝Ｖ_DD＋Ｖ_DDに昇圧される。

【００７９】クロック信号φＣの電位がＧｎｄになった
ことにより、インバータ61の出力信号の電位がＶ_DDにな
る。これにより、Ｐチャネルトランジスタ65が非導通状
態、Ｎチャネルトランジスタ66が導通状態になるので、
インバータ64の出力クロック信号φＣ^* の電位はＧｎｄ
になる。したがって、クロック信号φＣ^* がゲートに入
力されるＰチャネルトランジスタ58が導通状態になる。
このとき、クロック信号φＢ^* はノードＥの電位になっ
ており、ノードＥの電位はＶ_DD2 であるのでクロック信
号φＢ^* の電位はＶ_DD2 になっている。したがって、ク
ロック信号φＢ^* がゲートに入力されるＰチャネルトラ
ンジスタ67は非導通状態になっている。この結果、トラ
ンジスタ58を介してノードＥとノードＨの電位差が無く
なるまで容量素子53に蓄えられた電荷が容量素子68に移
動し、容量素子68に電荷が蓄えられる。そして、タイミ
ング領域Ｔ３とＴ４の繰り返しにより、容量素子68に蓄
えられている電荷量は増加する。

【００８０】したがって、容量素子68に蓄えられた電荷
によりノードＨに生じる電位は上昇して、ほぼノードＥ
の電位Ｖ_DD2 と同じになる。容量素子68は昇圧電位平滑
用であり、ノードＨに現れる電位がＶ_out となる。

【００８１】上記昇圧回路の動作説明のなかではタイミ
ング領域Ｔ４においてノードＥの電位がＶ_DD2 に昇圧さ
れることを説明したが、次にタイミング領域Ｔ３におい
てノードＧの電位がＶ_DD2 に昇圧されることを説明す
る。

【００８２】タイミング領域Ｔ４なる直前にクロック信
号φＢの電位が立上がりＶ_DDになると、既に説明したよ
うにクロック信号φＢ^* の電位はＶ_DD2 となる。したが
って、クロック信号φＢ^* がゲートに入力されるＰチャ
ネルトランジスタ67は非導通状態になる。そして、タイ
ミング領域Ｔ４になった直後にクロック信号φＣの電位
は立ち下がりＧｎｄになるので、インバータ61の出力信
号の電位はＶ_DDになる。

【００８３】したがって、この出力信号がゲートに入力
されるＮチャネルトランジスタ60は導通状態になる。ま
た、クロック信号φＢの電位はＶ_DDであるのでＰチャネ
ルトランジスタ59は非導通状態になっているため、ノー
ドＦの電位はＧｎｄになる。そして、上記出力信号の電
位がＶ_DDになったので、Ｐチャネルトランジスタ65が非
導通状態、Ｎチャネルトランジスタ66が導通状態とな
り、インバータ64の出力クロック信号φＣ^* の電位がＧ
ｎｄになる。クロック信号φＣ^* がゲートに入力される
Ｐチャネルトランジスタ63は導通状態になり、トランジ
スタ65と67が非導通状態になっているため、ノードＧの
電位はＶ_DDになる。この結果、容量素子62はノードＦと
Ｇとの電位差Ｖ_DDにより電荷が蓄えられる。

【００８４】タイミング領域Ｔ３になる直前に、クロッ
ク信号φＣの電位が立上がりＶ_DDになると、インバータ
61の出力信号の電位がＧｎｄになり、Ｎチャネルトラン
ジスタ60は非導通状態になる。また、上記出力信号がゲ
ートに入力されるＰチャネルＭＯＳトランジスタ65は導
通状態、ＮチャネルＭＯＳトランジスタ66は非導通状態
となるので、インバータ64の出力クロック信号φＣ^* の
電位はノードＧの電位となる。このとき、ノードＧの電
位は先に説明したようにＶ_DDとなっているので、クロッ
ク信号φＣ^* がゲートに入力されるＰチャネルトランジ
スタ63は非導通状態になる。

【００８５】タイミング領域Ｔ３になった直後にクロッ
ク信号φＢの電位が立ち下がりＧｎｄになるため、Ｐチ
ャネルトランジスタ59は導通状態になる。このとき、ト
ランジスタ60は既に非導通状態になっているので、ノー
ドＦの電位はＶ_DDになる。したがって、電荷保存法則に
より容量素子62の両端の電位差が保持されたままノード
Ｆの電位がＶ_DDになるので、ノードＧの電位はＶ_DDから
Ｖ_DD2 ＝Ｖ_DD＋Ｖ_DDに昇圧される。そして、クロック信
号φＢの電位がＧｎｄになったことにより、インバータ
52の出力信号の電位がＶ_DDになる。これにより、Ｐチャ
ネルトランジスタ56は非導通状態、Ｎチャネルトランジ
スタ57は導通状態となるので、インバータ57の出力クロ
ック信号φＢ^* の電位はＧｎｄになる。したがって、ク
ロック信号φＢ^* がゲートに入力されるＰチャネルトラ
ンジスタ67が導通状態になる。

【００８６】このとき、クロック信号φＣ^* はノードＧ
の電位になっており、ノードＧの電位はＶ_DD2 であるの
でクロック信号φＣ^* の電位はＶ_DD2 になっている。し
たがって、クロック信号φＣ^* がゲートに入力されるＰ
チャネルトランジスタ58は非導通状態になっている。こ
の結果、トランジスタ58を介してノードＧとノードＨの
電位差が無くなるまで容量素子62に蓄えられた電荷が容
量素子68に移動し、容量素子68に電荷が蓄えられる。し
たがって、容量素子68に蓄えられた電荷によりノードＨ
に生じる昇圧電位Ｖ_out はタイミング領域Ｔ４と同様に
タイミング領域Ｔ３においてもほぼＶ_DD2 になる。

【００８７】上記のように第３の実施例回路においても
第１の実施例回路と同様に、タイミング領域Ｔ３とＴ４
の両方で、昇圧電位平滑用の容量素子68に電源線電圧の
２倍の電圧が加わり電荷が蓄えらる。したがって、第３
の実施例回路も従来例回路に比べて昇圧効率が向上す
る。

【００８８】前記第１の実施例回路の場合と同様に上記
第３の実施例回路のにおいて、負荷電流を流す等価抵抗
69の抵抗値をＲ、容量素子53、62、68の容量値を全てＣ
´とする。この場合、タイミング領域Ｔ３ではトランジ
スタ58は非導通状態、トランジスタ67は導通状態である
ので、領域Ｔ３における昇圧電位Ｖ_out の時定数は２Ｃ
´Ｒとなり第１の実施回路と同じになる。また、タイミ
ング領域Ｔ４ではトランジスタ58は導通状態、トランジ
スタ67は非導通状態であるので、領域Ｔ４においても昇
圧電位Ｖ_out の時定数は２Ｃ´Ｒとなり第１の実施例回
路と同じになる。したがって、第３の実施例回路におい
ても従来例回路に比べて容量素子の面積を縮小すること
ができる。

【００８９】

【発明の効果】以上説明したように、この発明によれば
昇圧効率が向上し、さらに回路面積の縮小が図れる昇圧
回路を提供できる。

【図面の簡単な説明】

【図１】この発明に係る昇圧回路の第１の実施例の回路
図。

【図２】この発明に係る昇圧回路のタイミングチャート
図。

【図３】この発明に係る昇圧回路の第２の実施例の回路
図。

【図４】この発明に係る昇圧回路の第３の実施例の回路
図。

【図５】従来の昇圧回路の回路図。

【図６】従来のレベルシフト回路の回路図。

【図７】従来の昇圧回路のタイミングチャート図。

【図８】タイミング発生回路の回路図。

【符号の説明】

10…電源線、11…接地線、14，17，18，25，33，34，3
9，40，52，55，61，64…インバータ、15，22，29，5
3，62，68…容量素子、16，21，23，28，35，36，41，4
2，50，54，58，59，63，67…ＰチャネルＭＯＳトラン
ジスタ、51，60…ＮチャネルＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 利明 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１、第２、第３のクロック信号を発生
   させる手段と、 上記第１のクロック信号が一端に供給される第１の容量
   素子と、 上記第１の容量素子の他端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第２のク
   ロック信号が供給される第１導電型の第１のＭＯＳトラ
   ンジスタと、 上記第１の容量素子の他端と昇圧出力端との間にソース
   ・ドレイン間が挿入され、ゲートに上記第３のクロック
   信号が供給される第１導電型の第２のＭＯＳトランジス
   タと、 上記第１のクロック信号の反転信号が一端に供給される
   第２の容量素子と、 上記第２の容量素子の他端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第３のク
   ロック信号が供給される第１導電型の第３のＭＯＳトラ
   ンジスタと、 上記第２の容量素子の他端と昇圧出力端との間にソース
   ・ドレイン間が挿入され、ゲートに上記第２のクロック
   信号が供給される第１導電型の第４のＭＯＳトランジス
   タとを具備することを特徴とする昇圧回路。
2. 【請求項２】 上記第１の容量素子の他端に現れる電位
   と第２の電位供給端からの電位が供給される第１のイン
   バータと、 上記第２の容量素子の他端に現れる電位と第２の電位供
   給端からの電位が供給される第２のインバータとをさら
   に具備し、 上記第２のクロック信号の反転信号を上記第１のインバ
   ータの入力とし、第１のインバータの出力を上記第１と
   第４のＭＯＳトランジスタのゲートに供給し、 上記第３のクロック信号の反転信号を上記第２のインバ
   ータの入力とし、第２のインバータの出力を上記第２と
   第３のＭＯＳトランジスタのゲートに供給することを特
   徴とする請求項１に記載の昇圧回路。
3. 【請求項３】 上記昇圧出力端と第１の電位供給端との
   間にソース・ドレイン間が直列に挿入された第１導電型
   の第５と第６のＭＯＳトランジスタと、 上記第５と第６のトランジスタの接続点に電源端子の一
   端が接続され、電源端子の他端が第２の電位供給端に接
   続された第１のインバータと、 上記昇圧出力端と第１の電位供給端との間にソース・ド
   レイン間が直列に挿入された第７と第８のＭＯＳトラン
   ジスタと、 上記第７と第８のＭＯＳトランジスタの接続点に電源端
   子の一端が接続され、電源端子の他端が第２の電位供給
   端に接続された第２のインバータとをさらに具備し、 上記第２のクロック信号の反転信号を上記第１のインバ
   ータの入力とし、第１のインバータの出力を上記第１と
   第４と第６と第７のＭＯＳトランジスタのゲートに供給
   し、 上記第３のクロック信号の反転信号を上記第２のインバ
   ータの入力とし、第２のインバータの出力を上記第２と
   第３と第５と第８のＭＯＳトランジスタのゲートに供給
   することを特徴とする請求項１に記載の昇圧回路。
4. 【請求項４】 上記第１のクロック信号が上記第１導電
   型ＭＯＳトランジスタを非導通状態にさせる電位にある
   とき、上記第２のクロック信号も第１導電型ＭＯＳトラ
   ンジスタを非導通状態にさせる電位にあり、上記第３の
   クロック信号は第１導電型ＭＯＳトランジスタを導通状
   態にさせる電位にあリ、上記第１のクロック信号が上記
   第１導電型ＭＯＳトランジスタを導通状態にさせる電位
   にあるとき、上記第２のクロック信号も第１導電型ＭＯ
   Ｓトランジスタを導通状態にさせる電位にあり、上記第
   ３のクロック信号は第１導電型のＭＯＳトランジスタを
   非導通状態にさせる電位にあることを特徴とする請求項
   １乃至３のいずれか一つに記載の昇圧回路。
5. 【請求項５】 第１、第２のクロック信号を発生する手
   段と、 第１の容量素子と、 上記第１の容量素子の一端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第１のク
   ロック信号が供給される第１導電型の第１のＭＯＳトラ
   ンジスタと、 第２の容量素子と、 上記第２の容量素子の一端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第２のク
   ロック信号が供給される第１導電型の第２のＭＯＳトラ
   ンジスタと、 上記第１の容量素子の一端と第２の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第２のク
   ロック信号の反転信号が供給される第２導電型の第１の
   ＭＯＳトランジスタと、 上記第２の容量素子の一端と第２の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第１のク
   ロック信号の反転信号が供給される第２導電型の第２の
   ＭＯＳトランジスタと、 上記第１の容量素子の他端に電源端子の一端が接続さ
   れ、電源端子の他端が第２の電位供給端に接続され、入
   力に第２のクロック信号の反転信号が供給される第１の
   インバータと、 上記第２の容量素子の他端に電源端子の一端が接続さ
   れ、電源端子の他端が第２の電位供給端に接続され、入
   力に第１のクロック信号の反転信号が供給される第２の
   インバータと、 上記第１の容量素子の他端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第１のイ
   ンバータの出力信号が供給される第１導電型の第３のＭ
   ＯＳトランジスタと、 上記第２の容量素子の他端と第１の電位供給端との間に
   ソース・ドレイン間が挿入され、ゲートに上記第２のイ
   ンバータの出力信号が供給される第１導電型の第４のＭ
   ＯＳトランジスタと、 上記第１の容量素子の他端と昇圧出力端との間にソース
   ・ドレイン間が挿入され、ゲートに上記第２のインバー
   タの出力信号が供給される第１導電型の第５のＭＯＳト
   ランジスタと、 上記第２の容量素子の他端と昇圧出力端との間にソース
   ・ドレイン間が挿入され、ゲートに上記第１のインバー
   タの出力信号が供給される第１導電型の第６のＭＯＳト
   ランジスタとを具備することを特徴とする昇圧回路。
6. 【請求項６】 上記第１のクロック信号が上記第１導電
   型ＭＯＳトランジスタを非導通状態にさせる電位にある
   とき、上記第２のクロック信号は上記第１導電型ＭＯＳ
   トランジスタを導通状態にさせる電位にあり、上記第１
   のクロック信号が上記第１導電型のＭＯＳトランジスタ
   を導通状態にさせる電位にあるとき、上記第２のクロッ
   ク信号は上記第１導電型ＭＯＳトランジスタを非導通状
   態にさせる電位にあることを特徴とする請求項５に記載
   の昇圧回路。