JPH06163893A - ダイヤモンド半導体電界効果トランジスタの製造方法 - Google Patents
ダイヤモンド半導体電界効果トランジスタの製造方法Info
- Publication number
- JPH06163893A JPH06163893A JP31316492A JP31316492A JPH06163893A JP H06163893 A JPH06163893 A JP H06163893A JP 31316492 A JP31316492 A JP 31316492A JP 31316492 A JP31316492 A JP 31316492A JP H06163893 A JPH06163893 A JP H06163893A
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Abstract
(57)【要約】
【目的】 300℃以上の高温においてもリーク電流が抑
制され、ソース電極及びドレイン電極の劣化も防止され
るダイヤモンド半導体電界効果トランジスタの製造方法
を提供する。 【構成】 ｐ型半導体ダイヤモンドからなるｐ層３上
に、アンドープの高抵抗ダイヤモンドからなる絶縁層
（ｉ層４）を形成した後、電極の形成前に、500℃以上
の温度に10分間以上加熱する熱処理を行う。その後、ソ
ース電極５、ドレイン電極６及びゲート電極７を形成す
る。
制され、ソース電極及びドレイン電極の劣化も防止され
るダイヤモンド半導体電界効果トランジスタの製造方法
を提供する。 【構成】 ｐ型半導体ダイヤモンドからなるｐ層３上
に、アンドープの高抵抗ダイヤモンドからなる絶縁層
（ｉ層４）を形成した後、電極の形成前に、500℃以上
の温度に10分間以上加熱する熱処理を行う。その後、ソ
ース電極５、ドレイン電極６及びゲート電極７を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ダイヤモンド薄膜を
使用した電界効果トランジスタの製造方法に関する。
使用した電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】ダイヤモンドは耐熱性に優れており、そ
のバンドギャップは約5.4ｅＶと大きい。ダイヤモンド
は電気的に絶縁体であるが、ボロン（Ｂ）原子をドーピ
ングすることによりｐ型半導体となる。最近、ダイヤモ
ンド薄膜を気相から合成する方法が確立され、半導体ダ
イヤモンド薄膜を使用して、耐熱性に優れたダイオード
・トランジスタ等の電子デバイスの製作が試みられてい
る。
のバンドギャップは約5.4ｅＶと大きい。ダイヤモンド
は電気的に絶縁体であるが、ボロン（Ｂ）原子をドーピ
ングすることによりｐ型半導体となる。最近、ダイヤモ
ンド薄膜を気相から合成する方法が確立され、半導体ダ
イヤモンド薄膜を使用して、耐熱性に優れたダイオード
・トランジスタ等の電子デバイスの製作が試みられてい
る。
【０００３】図６は、半導体ダイヤモンド薄膜を活性層
として使用し、この半導体ダイヤモンド薄膜上に絶縁体
膜を積層し、更にこの絶縁体膜上に電極として金属膜を
積層した金属／絶縁体／半導体電界効果トランジスタ
（metal-insulator-semiconductor field effect trans
istor、以下、ＭＩＳＦＥＴという）の層構成の一例を
示す（特開平1-158774号）。図６に示す素子構造におい
ては、単結晶電気絶縁性ダイヤモンド基板１上にＢドー
プしたｐ型半導体ダイヤモンド薄膜３（以下、ｐ層３と
いう）が気相成長により形成されており、更にこのｐ層
３上に電気絶縁性ダイヤモンド薄膜４（以下、ｉ層４と
いう）が積層され、ｐ層３及びｉ層４上に、ソース電極
５、ドレイン電極６及びゲート電極７が形成されてい
る。
として使用し、この半導体ダイヤモンド薄膜上に絶縁体
膜を積層し、更にこの絶縁体膜上に電極として金属膜を
積層した金属／絶縁体／半導体電界効果トランジスタ
（metal-insulator-semiconductor field effect trans
istor、以下、ＭＩＳＦＥＴという）の層構成の一例を
示す（特開平1-158774号）。図６に示す素子構造におい
ては、単結晶電気絶縁性ダイヤモンド基板１上にＢドー
プしたｐ型半導体ダイヤモンド薄膜３（以下、ｐ層３と
いう）が気相成長により形成されており、更にこのｐ層
３上に電気絶縁性ダイヤモンド薄膜４（以下、ｉ層４と
いう）が積層され、ｐ層３及びｉ層４上に、ソース電極
５、ドレイン電極６及びゲート電極７が形成されてい
る。
【０００４】このような構造のトランジスタにおいて、
ｉ層４はゲート電極７からｐ層３への電流リークを抑え
るという役割を果たしている。
ｉ層４はゲート電極７からｐ層３への電流リークを抑え
るという役割を果たしている。
【０００５】また、絶縁層がＳｉＯ2層である従来の他
のＭＩＳＦＥＴにおいて、ソース電極及びドレイン電極
と半導体ダイヤモンド薄膜の接触抵抗を下げるために、
ソース電極及びドレイン電極の形成後、水素雰囲気中で
熱処理を行うことが有効である［C.R.Zeisse等、IEEE E
lect.Dev.Lett.EDL-12,P.602(1991)］。
のＭＩＳＦＥＴにおいて、ソース電極及びドレイン電極
と半導体ダイヤモンド薄膜の接触抵抗を下げるために、
ソース電極及びドレイン電極の形成後、水素雰囲気中で
熱処理を行うことが有効である［C.R.Zeisse等、IEEE E
lect.Dev.Lett.EDL-12,P.602(1991)］。
【０００６】
【発明が解決しようとする課題】しかしながら、前者の
ＭＩＳＦＥＴにおいては、300℃以上の高温においてゲ
ート電極７からのリーク電流が増大し、正常な動作をし
なくなるという問題点がある。ダイヤモンド薄膜電界効
果トランジスタが300℃以上の高温でも使用に耐えるた
めには、高温でもリーク電流が抑制されることが必要で
ある。
ＭＩＳＦＥＴにおいては、300℃以上の高温においてゲ
ート電極７からのリーク電流が増大し、正常な動作をし
なくなるという問題点がある。ダイヤモンド薄膜電界効
果トランジスタが300℃以上の高温でも使用に耐えるた
めには、高温でもリーク電流が抑制されることが必要で
ある。
【０００７】また、後者のＭＩＳＦＥＴにおいては、前
記水素雰囲気中での熱処理により、ソース電極及びドレ
イン電極が劣化するという問題が生じる。
記水素雰囲気中での熱処理により、ソース電極及びドレ
イン電極が劣化するという問題が生じる。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、300℃以上の高温においてもリーク電流が
抑制され、ソース電極及びドレイン電極の劣化も防止さ
れるダイヤモンド半導体電界効果トランジスタの製造方
法を提供することを目的とする。
のであって、300℃以上の高温においてもリーク電流が
抑制され、ソース電極及びドレイン電極の劣化も防止さ
れるダイヤモンド半導体電界効果トランジスタの製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るダイヤモン
ド半導体電界効果トランジスタの製造方法は、ダイヤモ
ンドからなる半導体領域上に、アンドープ又は電気抵抗
の高いダイヤモンドからなる絶縁層を形成し、その後金
属電極層を形成するダイヤモンド半導体電界効果トラン
ジスタの製造方法において、前記絶縁層の形成後、電極
の形成前に500℃以上の温度で10分間以上加熱する熱処
理を行うことを特徴とする。
ド半導体電界効果トランジスタの製造方法は、ダイヤモ
ンドからなる半導体領域上に、アンドープ又は電気抵抗
の高いダイヤモンドからなる絶縁層を形成し、その後金
属電極層を形成するダイヤモンド半導体電界効果トラン
ジスタの製造方法において、前記絶縁層の形成後、電極
の形成前に500℃以上の温度で10分間以上加熱する熱処
理を行うことを特徴とする。
【００１０】
【作用】本発明においては、絶縁層がアンドープ又は電
気抵抗が大きいダイヤモンド層であるＭＩＳＦＥＴの製
造過程において、この絶縁層を形成した後、電極形成前
に、500℃以上で10分間以上加熱する熱処理を行う。
気抵抗が大きいダイヤモンド層であるＭＩＳＦＥＴの製
造過程において、この絶縁層を形成した後、電極形成前
に、500℃以上で10分間以上加熱する熱処理を行う。
【００１１】気相合成により形成されたアンドープダイ
ヤモンド薄膜からなる絶縁層の電気抵抗は、500℃以上
で10分間以上加熱する熱処理により、105〜106倍に増加
する。また、Ｂドープされたｐ型半導体ダイヤモンド薄
膜からなる半導体活性層の電気特性も、前記熱処理によ
り安定化する。
ヤモンド薄膜からなる絶縁層の電気抵抗は、500℃以上
で10分間以上加熱する熱処理により、105〜106倍に増加
する。また、Ｂドープされたｐ型半導体ダイヤモンド薄
膜からなる半導体活性層の電気特性も、前記熱処理によ
り安定化する。
【００１２】このように、電極形成前に熱処理を行うこ
とにより、ｐ型半導体ダイヤモンド層の電気特性が安定
すると共に、ダイヤモンド絶縁層の電気抵抗が103〜106
倍増大し、300℃以上の高温においても、ゲート電極か
らのリーク電流を抑制することができる。
とにより、ｐ型半導体ダイヤモンド層の電気特性が安定
すると共に、ダイヤモンド絶縁層の電気抵抗が103〜106
倍増大し、300℃以上の高温においても、ゲート電極か
らのリーク電流を抑制することができる。
【００１３】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１４】図１は本発明の実施例方法により製造した
ダイヤモンド薄膜ＭＩＳＦＥＴを示す断面図である。こ
の図１を参照して本発明の実施例方法（実施例１）につ
いて説明する。なお、以下の数値条件はその一例であ
る。先ず、粒子径が例えば1μｍのダイヤモンドぺース
トにより、窒化珪素基板１を約１時間研磨した後、洗浄
する。この基板１上に、熱フィラメント法及びマイクロ
波ＣＶＤ法により、下地層２として、例えば厚さが5μ
ｍの電気絶縁性のダイヤモンド薄膜を合成する。
ダイヤモンド薄膜ＭＩＳＦＥＴを示す断面図である。こ
の図１を参照して本発明の実施例方法（実施例１）につ
いて説明する。なお、以下の数値条件はその一例であ
る。先ず、粒子径が例えば1μｍのダイヤモンドぺース
トにより、窒化珪素基板１を約１時間研磨した後、洗浄
する。この基板１上に、熱フィラメント法及びマイクロ
波ＣＶＤ法により、下地層２として、例えば厚さが5μ
ｍの電気絶縁性のダイヤモンド薄膜を合成する。
【００１５】次いで、原料ガスとして例えばメタン（0.
5％）、水素（99.5％）及びＢ2Ｈ6（0.5ppm）の混合ガ
スを使用し、マイクロ波ＣＶＤ法により、ｐ型半導体ダ
イヤモンド層（ｐ層）３をＦＥＴ素子パターンに従って
下地層２上に選択成長する。このｐ層３の膜厚は例えば
0.14μｍ、Ｂドーピング濃度は例えば1017／cm3であ
る。
5％）、水素（99.5％）及びＢ2Ｈ6（0.5ppm）の混合ガ
スを使用し、マイクロ波ＣＶＤ法により、ｐ型半導体ダ
イヤモンド層（ｐ層）３をＦＥＴ素子パターンに従って
下地層２上に選択成長する。このｐ層３の膜厚は例えば
0.14μｍ、Ｂドーピング濃度は例えば1017／cm3であ
る。
【００１６】次いで、同様の方法により、高抵抗のアン
ドープのダイヤモンドからなるｉ層４を選択成長する。
このｉ層４の膜厚は例えば0.4μｍである。
ドープのダイヤモンドからなるｉ層４を選択成長する。
このｉ層４の膜厚は例えば0.4μｍである。
【００１７】その後、これらの各層が形成された半導体
デバイスを、例えば、真空中で、850℃に30分間加熱し
て、熱処理を行う。
デバイスを、例えば、真空中で、850℃に30分間加熱し
て、熱処理を行う。
【００１８】次いで、フォトリソグラフィによりレジス
ト膜を所定のパターンに形成した後、このレジスト膜を
マスクとしてＴｉ層／Ａｕ層の２層構造体をスパッタリ
ングすることにより、所定のパターンでソース電極５及
びドレイン電極６を形成する。最後に、同じくフォトリ
ソグラフィを使用して、真空蒸着法により、Ａｌからな
るゲート電極７を所定のパターンで形成する。
ト膜を所定のパターンに形成した後、このレジスト膜を
マスクとしてＴｉ層／Ａｕ層の２層構造体をスパッタリ
ングすることにより、所定のパターンでソース電極５及
びドレイン電極６を形成する。最後に、同じくフォトリ
ソグラフィを使用して、真空蒸着法により、Ａｌからな
るゲート電極７を所定のパターンで形成する。
【００１９】本実施例方法においては、アンドープ又は
電気抵抗が大きいダイヤモンド層からなる絶縁層（ｉ層
４）を形成した後、電極５，６，７の形成前に、850℃
以上で30分間以上加熱する熱処理を行う。これにより、
気相合成により形成されたアンドープダイヤモンド薄膜
からなる絶縁層（ｉ層４）の電気抵抗は105〜106倍に増
加する。また、Ｂドープされたｐ型半導体ダイヤモンド
薄膜からなる半導体活性層（ｐ層３）の電気特性も、前
記熱処理により安定化する。
電気抵抗が大きいダイヤモンド層からなる絶縁層（ｉ層
４）を形成した後、電極５，６，７の形成前に、850℃
以上で30分間以上加熱する熱処理を行う。これにより、
気相合成により形成されたアンドープダイヤモンド薄膜
からなる絶縁層（ｉ層４）の電気抵抗は105〜106倍に増
加する。また、Ｂドープされたｐ型半導体ダイヤモンド
薄膜からなる半導体活性層（ｐ層３）の電気特性も、前
記熱処理により安定化する。
【００２０】このように、電極形成前に熱処理を行うこ
とにより、ｐ型半導体ダイヤモンド層の電気特性が安定
すると共に、ダイヤモンド絶縁層の電気抵抗が103〜106
倍増大し、300℃以上の高温においても、ゲート電極か
らのリーク電流を抑制することができる。
とにより、ｐ型半導体ダイヤモンド層の電気特性が安定
すると共に、ダイヤモンド絶縁層の電気抵抗が103〜106
倍増大し、300℃以上の高温においても、ゲート電極か
らのリーク電流を抑制することができる。
【００２１】次に、上記条件で本実施例方法によりＭＩ
ＳＦＥＴを製造してその特性を試験した結果について、
比較例と比較して説明する。但し、比較例は、熱処理を
施さずに、その他の条件は前述の実施例の場合と同様に
してＭＩＳＦＥＴを作製したものである。
ＳＦＥＴを製造してその特性を試験した結果について、
比較例と比較して説明する。但し、比較例は、熱処理を
施さずに、その他の条件は前述の実施例の場合と同様に
してＭＩＳＦＥＴを作製したものである。
【００２２】室温において、これらの電界効果トランジ
スタにゲート電圧を0から8Ｖ、ソース−ドレイン電圧を
0から−10Ｖまで印加したときのソース−ドレイン間の
電流−電圧特性を図２及び図３に示す。図２は熱処理を
施す本実施例方法により製造したＭＩＳＦＥＴの場合で
あり、図３は熱処理を施さなかった比較例のＭＩＳＦＥ
Ｔの場合である。図２に比して、図３の場合は、ゲート
電極からのリーク電流が若干大きいため、変調動作が小
さくなっている。
スタにゲート電圧を0から8Ｖ、ソース−ドレイン電圧を
0から−10Ｖまで印加したときのソース−ドレイン間の
電流−電圧特性を図２及び図３に示す。図２は熱処理を
施す本実施例方法により製造したＭＩＳＦＥＴの場合で
あり、図３は熱処理を施さなかった比較例のＭＩＳＦＥ
Ｔの場合である。図２に比して、図３の場合は、ゲート
電極からのリーク電流が若干大きいため、変調動作が小
さくなっている。
【００２３】図４及び図５は、大気中400℃で電流−電
圧特性を測定した結果を示す。図５は、熱処理を施さな
いＭＩＳＦＥＴの場合であり、ゲート電極からのリーク
電流が極めて大きくなり、変調動作は全く見られない。
これに対し、図４に示すように、熱処理を施したＭＩＳ
ＦＥＴの場合は、良好な電流−電圧特性を示し、高温で
の使用が可能であることがわかる。
圧特性を測定した結果を示す。図５は、熱処理を施さな
いＭＩＳＦＥＴの場合であり、ゲート電極からのリーク
電流が極めて大きくなり、変調動作は全く見られない。
これに対し、図４に示すように、熱処理を施したＭＩＳ
ＦＥＴの場合は、良好な電流−電圧特性を示し、高温で
の使用が可能であることがわかる。
【００２４】次に、本発明の他の実施例（実施例２）に
ついて説明する。図１に示すＭＩＳＦＥＴを、実施例１
の場合と熱処理条件以外は同じ条件で製作した。ｉ層４
形成後の熱処理は真空中５５０℃、３０分間の条件で行
なった。また比較のためｉ層４形成後の熱処理を真空中
で４００℃、３０分間行なった試料も製作した。これら
の試料について室温でゲート電圧を０〜８Ｖの範囲で増
加させながらソース−ドレイン電極間の電流−電圧特性
を測定したところ、前者については、実施例１における
図２とほぼ同じ良好な変調動作が見られた。これに対
し、４００℃で熱処理した試料は、実施例１における図
３とほぼ同じ特性を示し、変調動作はやや小さくなっ
た。次に、これらの試料について大気中４００℃で同じ
範囲でゲート電圧を印加させながらソース−ドレイン電
極間の電流−電圧特性を測定した。その結果、４００℃
で熱処理した試料は、実施例１における図４とほぼ同じ
く良好な電流−電圧特性を示したが、真空中で４００
℃、３０分間熱処理を施した試料ではゲートリーク電流
の増加のために、図５の場合とほぼ同じく変調動作は全
く見られなかった。
ついて説明する。図１に示すＭＩＳＦＥＴを、実施例１
の場合と熱処理条件以外は同じ条件で製作した。ｉ層４
形成後の熱処理は真空中５５０℃、３０分間の条件で行
なった。また比較のためｉ層４形成後の熱処理を真空中
で４００℃、３０分間行なった試料も製作した。これら
の試料について室温でゲート電圧を０〜８Ｖの範囲で増
加させながらソース−ドレイン電極間の電流−電圧特性
を測定したところ、前者については、実施例１における
図２とほぼ同じ良好な変調動作が見られた。これに対
し、４００℃で熱処理した試料は、実施例１における図
３とほぼ同じ特性を示し、変調動作はやや小さくなっ
た。次に、これらの試料について大気中４００℃で同じ
範囲でゲート電圧を印加させながらソース−ドレイン電
極間の電流−電圧特性を測定した。その結果、４００℃
で熱処理した試料は、実施例１における図４とほぼ同じ
く良好な電流−電圧特性を示したが、真空中で４００
℃、３０分間熱処理を施した試料ではゲートリーク電流
の増加のために、図５の場合とほぼ同じく変調動作は全
く見られなかった。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
絶縁層の形成後、電極の形成前に、500℃以上の温度に1
0分間以上加熱する熱処理を施すので、得られたダイヤ
モンド半導体電界効果トランジスタは、300℃以上の高
温においてもリーク電流が抑制されると共に、電極形成
前に熱処理を施すので、電極の劣化を防止することがで
きる。
絶縁層の形成後、電極の形成前に、500℃以上の温度に1
0分間以上加熱する熱処理を施すので、得られたダイヤ
モンド半導体電界効果トランジスタは、300℃以上の高
温においてもリーク電流が抑制されると共に、電極形成
前に熱処理を施すので、電極の劣化を防止することがで
きる。
【図１】本発明の実施例方法により製造されるＭＩＳＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図２】本実施例方法により製造したＭＩＳＦＥＴのド
レイン電流−ドレイン電圧特性を示すグラフ図である。
レイン電流−ドレイン電圧特性を示すグラフ図である。
【図３】比較例方法により熱処理無しで製造したＭＩＳ
ＦＥＴのドレイン電流−ドレイン電圧特性を示すグラフ
図である。
ＦＥＴのドレイン電流−ドレイン電圧特性を示すグラフ
図である。
【図４】本実施例方法により製造したＭＩＳＦＥＴの高
温におけるドレイン電流−ドレイン電圧特性を示すグラ
フ図である。
温におけるドレイン電流−ドレイン電圧特性を示すグラ
フ図である。
【図５】比較例方法により熱処理無しで製造したＭＩＳ
ＦＥＴの高温におけるドレイン電流−ドレイン電圧特性
を示すグラフ図である。
ＦＥＴの高温におけるドレイン電流−ドレイン電圧特性
を示すグラフ図である。
【図６】従来方法により製造したＭＩＦＳＦＥＴを示す
断面図である。
断面図である。
１：基板 ２：下地層 ３：ｐ層 ４：ｉ層 ５：ソース電極 ６：ドレイン電極 ７：ゲート電極
Claims (1)
- 【請求項１】 ダイヤモンドからなる半導体領域上に、
ダイヤモンドからなる絶縁層を形成し、その後金属電極
層を形成するダイヤモンド半導体電界効果トランジスタ
の製造方法において、前記絶縁層の形成後、電極の形成
前に500℃以上の温度で10分間以上加熱する熱処理を行
うことを特徴とするダイヤモンド半導体電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316492A JPH06163893A (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316492A JPH06163893A (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド半導体電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163893A true JPH06163893A (ja) | 1994-06-10 |
Family
ID=18037875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31316492A Pending JPH06163893A (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163893A (ja) |
-
1992
- 1992-11-24 JP JP31316492A patent/JPH06163893A/ja active Pending
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