JPH06151884A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06151884A JPH06151884A JP32846392A JP32846392A JPH06151884A JP H06151884 A JPH06151884 A JP H06151884A JP 32846392 A JP32846392 A JP 32846392A JP 32846392 A JP32846392 A JP 32846392A JP H06151884 A JPH06151884 A JP H06151884A
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Abstract
(57)【要約】
【目的】 基板抵抗を小さくしてオン抵抗を小さくする
とともに、製造時のチップ割れや作業性の低下を防ぐ。 【構成】 Ｎ型シリコン基板１の一主表面にＮ型エピタ
キシャル層２が形成され、エピタキシャル層２の表面領
域にはＰ型不純物拡散層によるゲート領域５とＮ型ソー
ス領域６が形成されている。シリコン基板１の裏面側は
ドレイン領域であり、ドレイン領域には複数の溝３が形
成され、溝３の内面及び基板１の裏面にはドレイン電極
４としてニッケルメッキ層が形成されている。
とともに、製造時のチップ割れや作業性の低下を防ぐ。 【構成】 Ｎ型シリコン基板１の一主表面にＮ型エピタ
キシャル層２が形成され、エピタキシャル層２の表面領
域にはＰ型不純物拡散層によるゲート領域５とＮ型ソー
ス領域６が形成されている。シリコン基板１の裏面側は
ドレイン領域であり、ドレイン領域には複数の溝３が形
成され、溝３の内面及び基板１の裏面にはドレイン電極
４としてニッケルメッキ層が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タや縦型静電誘導トランジスタなどの半導体装置に関
し、特にオン抵抗の低い半導体装置に関するものであ
る。
タや縦型静電誘導トランジスタなどの半導体装置に関
し、特にオン抵抗の低い半導体装置に関するものであ
る。
【０００２】
【従来の技術】低耐圧で低オン抵抗の半導体装置では、
チャネル抵抗やエピタキシャル層抵抗に対して基板抵抗
の割合が高くなっているため、オン抵抗を低くするため
にチップ面積を大きくしている。しかし、チップ面積を
大きくするとコスト高になり、また静電容量も増大して
高速動作に支障を来す。オン抵抗の増大は電界効果トラ
ンジスタの素子内部での電力損失のために素子の発熱や
回路上での損失をもたらすため、オン抵抗はできる限り
小さい方が望ましい。そこで、オン抵抗を小さくする手
段としてシリコン基板を研磨やエッチングで薄くし、基
板抵抗を小さくするという対策が採られている。
チャネル抵抗やエピタキシャル層抵抗に対して基板抵抗
の割合が高くなっているため、オン抵抗を低くするため
にチップ面積を大きくしている。しかし、チップ面積を
大きくするとコスト高になり、また静電容量も増大して
高速動作に支障を来す。オン抵抗の増大は電界効果トラ
ンジスタの素子内部での電力損失のために素子の発熱や
回路上での損失をもたらすため、オン抵抗はできる限り
小さい方が望ましい。そこで、オン抵抗を小さくする手
段としてシリコン基板を研磨やエッチングで薄くし、基
板抵抗を小さくするという対策が採られている。
【０００３】
【発明が解決しようとする課題】シリコン基板を薄くし
て基板抵抗を小さくすると、作業性が低下したり、製造
時のチップ割れが生じる問題がある。また、実装時にお
いては、ダイとの接着時に共晶接合や半田接合を行なう
とき２００〜３５０℃程度の作業温度が必要であるが、
その熱ストレス、特にダイとの熱膨張係数の違いからく
る応力によりダイにクラックが発生しやすくなる。ま
た、樹脂封止した完成品においても、半田リフロー時の
熱ストレスなどにより、少しの内部応力でもデバイスの
破壊が起こりやすくなる問題がある。
て基板抵抗を小さくすると、作業性が低下したり、製造
時のチップ割れが生じる問題がある。また、実装時にお
いては、ダイとの接着時に共晶接合や半田接合を行なう
とき２００〜３５０℃程度の作業温度が必要であるが、
その熱ストレス、特にダイとの熱膨張係数の違いからく
る応力によりダイにクラックが発生しやすくなる。ま
た、樹脂封止した完成品においても、半田リフロー時の
熱ストレスなどにより、少しの内部応力でもデバイスの
破壊が起こりやすくなる問題がある。
【０００４】本発明の目的は、半導体基板の一主表面側
にエピタキシャル層を有し、そのエピタキシャル層にソ
ース領域及びゲート電極を有し、半導体基板の裏面側に
ドレイン領域を有する半導体装置において、基板抵抗を
小さくしてオン抵抗を小さくするとともに、製造時のチ
ップ割れや作業性の低下を防ぎ、作成が容易で、応力に
対しても強い構造の半導体装置と、その製造方法を提供
することである。
にエピタキシャル層を有し、そのエピタキシャル層にソ
ース領域及びゲート電極を有し、半導体基板の裏面側に
ドレイン領域を有する半導体装置において、基板抵抗を
小さくしてオン抵抗を小さくするとともに、製造時のチ
ップ割れや作業性の低下を防ぎ、作成が容易で、応力に
対しても強い構造の半導体装置と、その製造方法を提供
することである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
ドレイン領域となる半導体基板裏面側に、半導体基板表
面側のエピタキシャル層には達しない深さの複数の溝を
設け、その溝の内面及び半導体基板裏面を金属層で被っ
てドレイン電極としたものである。本発明が適用される
半導体装置の例は、縦型電界効果トランジスタ又は縦型
静電誘導トランジスタである。
ドレイン領域となる半導体基板裏面側に、半導体基板表
面側のエピタキシャル層には達しない深さの複数の溝を
設け、その溝の内面及び半導体基板裏面を金属層で被っ
てドレイン電極としたものである。本発明が適用される
半導体装置の例は、縦型電界効果トランジスタ又は縦型
静電誘導トランジスタである。
【０００６】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｅ）を含んでいる。（Ａ）半導体基板の一主表面に
エピタキシャル層を成長させ、そのエピタキシャル層の
表面に酸化膜を形成する工程、（Ｂ）前記酸化膜にゲー
ト用の窓をあけ、その窓を経て前記エピタキシャル層に
不純物を導入してゲート領域を形成する工程、（Ｃ）前
記酸化膜にソース用の窓をあけ、その窓を経て前記エピ
タキシャル層に不純物を導入してソース領域を形成する
工程、（Ｄ）メタル膜を形成し、パターン化を施してゲ
ート電極とソース電極を形成する工程、（Ｅ）半導体基
板の裏面に前記エピタキシャル層には達しない深さの複
数の溝を形成し、溝の内面及び半導体基板の裏面に金属
メッキを施す工程。
ら（Ｅ）を含んでいる。（Ａ）半導体基板の一主表面に
エピタキシャル層を成長させ、そのエピタキシャル層の
表面に酸化膜を形成する工程、（Ｂ）前記酸化膜にゲー
ト用の窓をあけ、その窓を経て前記エピタキシャル層に
不純物を導入してゲート領域を形成する工程、（Ｃ）前
記酸化膜にソース用の窓をあけ、その窓を経て前記エピ
タキシャル層に不純物を導入してソース領域を形成する
工程、（Ｄ）メタル膜を形成し、パターン化を施してゲ
ート電極とソース電極を形成する工程、（Ｅ）半導体基
板の裏面に前記エピタキシャル層には達しない深さの複
数の溝を形成し、溝の内面及び半導体基板の裏面に金属
メッキを施す工程。
【０００７】
【作用】シリコン基板の裏面に溝を設け、その溝の内面
及び基板裏面にドレイン電極となる金属層を形成したの
で、基板が厚いままのものに比べると基板抵抗が減少す
る。また、基板全面を薄くするものに比べると作成が容
易で、応力に対しても強く、チップ割れや作業性低下の
問題も減る。
及び基板裏面にドレイン電極となる金属層を形成したの
で、基板が厚いままのものに比べると基板抵抗が減少す
る。また、基板全面を薄くするものに比べると作成が容
易で、応力に対しても強く、チップ割れや作業性低下の
問題も減る。
【０００８】
【実施例】図１は本発明をオン抵抗の低い静電誘導トラ
ンジスタに適用した一実施例の要部を示す断面図であ
る。基板１は高不純物濃度のＮ型シリコン基板であり、
その比抵抗は約０．０１Ω・ｃｍ、厚さは約５００μｍ
である。シリコン基板１の一主表面には低不純物濃度の
Ｎ型エピタキシャル層２が形成されており、エピタキシ
ャル層２の不純物濃度は約２×１０15／ｃｍ3、厚さは
約３．５μｍである。エピタキシャル層２の表面領域に
はＰ型不純物拡散層によるゲート領域５が形成され、ゲ
ート領域５の不純物濃度は約５×１０14／ｃｍ3、深さ
は約２．５μｍである。エピタキシャル層２の表面領域
には、ゲート領域５，５に挾まれてＮ型不純物拡散層に
よるソース領域６が形成され、ソース領域６の不純物濃
度は約３×１０20／ｃｍ3、深さは約０．７５μｍであ
る。７はエピタキシャル層２の表面に形成されたシリコ
ン酸化膜で、厚さは約０．５μｍである。８はシリコン
酸化膜７のコンタクトホールを介してソース領域６に接
続されたソース電極、９はシリコン酸化膜７のコンタク
トホールを介してゲート領域５に接続されたゲート電極
である。
ンジスタに適用した一実施例の要部を示す断面図であ
る。基板１は高不純物濃度のＮ型シリコン基板であり、
その比抵抗は約０．０１Ω・ｃｍ、厚さは約５００μｍ
である。シリコン基板１の一主表面には低不純物濃度の
Ｎ型エピタキシャル層２が形成されており、エピタキシ
ャル層２の不純物濃度は約２×１０15／ｃｍ3、厚さは
約３．５μｍである。エピタキシャル層２の表面領域に
はＰ型不純物拡散層によるゲート領域５が形成され、ゲ
ート領域５の不純物濃度は約５×１０14／ｃｍ3、深さ
は約２．５μｍである。エピタキシャル層２の表面領域
には、ゲート領域５，５に挾まれてＮ型不純物拡散層に
よるソース領域６が形成され、ソース領域６の不純物濃
度は約３×１０20／ｃｍ3、深さは約０．７５μｍであ
る。７はエピタキシャル層２の表面に形成されたシリコ
ン酸化膜で、厚さは約０．５μｍである。８はシリコン
酸化膜７のコンタクトホールを介してソース領域６に接
続されたソース電極、９はシリコン酸化膜７のコンタク
トホールを介してゲート領域５に接続されたゲート電極
である。
【０００９】シリコン基板１の裏面側はドレイン領域で
あり、基板の裏面側には複数の溝３が形成されている。
溝３は幅が約６０μｍ、深さが約４００μｍ、ピッチが
約１ｍｍに形成されている。溝３の内面及び基板１の裏
面にはドレイン電極４としてニッケルメッキ層が約５μ
ｍの厚さに形成されている。
あり、基板の裏面側には複数の溝３が形成されている。
溝３は幅が約６０μｍ、深さが約４００μｍ、ピッチが
約１ｍｍに形成されている。溝３の内面及び基板１の裏
面にはドレイン電極４としてニッケルメッキ層が約５μ
ｍの厚さに形成されている。
【００１０】図２は溝３を概略的に示したものであり、
（Ａ）はウエハの側面図である。溝３の形状は底面図
（Ｂ）に示されるようなストライプ状のものであっても
よく、底面図（Ｃ）に示されるようなクロス状のもので
あってもよい。
（Ａ）はウエハの側面図である。溝３の形状は底面図
（Ｂ）に示されるようなストライプ状のものであっても
よく、底面図（Ｃ）に示されるようなクロス状のもので
あってもよい。
【００１１】一実施例としてチップ面積が０．７２ｃｍ
2の静電誘導トランジスタを製作した。静電誘導トラン
ジスタのオン抵抗（Ｒｏｎ）は、エピタキシャル層抵抗
（Ｒｅｐｉ）と基板抵抗（Ｒｏ）の直列抵抗となる。基
板抵抗は図３に示されるように、溝をもたない約５００
μｍの厚さのシリコン基板の抵抗より低く、１ｃｍ2当
りの基板抵抗は約０．１５ｍΩとなり、１チャネル当り
約０．１４Ωになる。エピタキシャル層抵抗は１チャネ
ル当り約１．５Ωであるので、基板抵抗とエピタキシャ
ル層抵抗を合計すると、１チャネル当りのオン抵抗は約
１．６５Ωとなる。それが１チップに９００チャネル形
成されているので、１チップのオン抵抗は約１．９ｍΩ
となる。
2の静電誘導トランジスタを製作した。静電誘導トラン
ジスタのオン抵抗（Ｒｏｎ）は、エピタキシャル層抵抗
（Ｒｅｐｉ）と基板抵抗（Ｒｏ）の直列抵抗となる。基
板抵抗は図３に示されるように、溝をもたない約５００
μｍの厚さのシリコン基板の抵抗より低く、１ｃｍ2当
りの基板抵抗は約０．１５ｍΩとなり、１チャネル当り
約０．１４Ωになる。エピタキシャル層抵抗は１チャネ
ル当り約１．５Ωであるので、基板抵抗とエピタキシャ
ル層抵抗を合計すると、１チャネル当りのオン抵抗は約
１．６５Ωとなる。それが１チップに９００チャネル形
成されているので、１チップのオン抵抗は約１．９ｍΩ
となる。
【００１２】これに対し、基板に溝を設けない従来の方
法で、オン抵抗が上記の実施例と同様の約１．９ｍΩの
半導体装置を製作すると、エピタキシャル層抵抗は変わ
らないので１チャネル当り約１．５Ωであるが、基板抵
抗は基板の厚みが約５００μｍであるため１チャネル当
り約０．６３Ωとなる。基板抵抗とエピタキシャル層抵
抗を合計すると１チャネル当りのオン抵抗は約２．１３
Ωとなるので、１チップのオン抵抗は約２．３７ｍΩと
なり、本発明の方がオン抵抗が約１３％低くなってい
る。
法で、オン抵抗が上記の実施例と同様の約１．９ｍΩの
半導体装置を製作すると、エピタキシャル層抵抗は変わ
らないので１チャネル当り約１．５Ωであるが、基板抵
抗は基板の厚みが約５００μｍであるため１チャネル当
り約０．６３Ωとなる。基板抵抗とエピタキシャル層抵
抗を合計すると１チャネル当りのオン抵抗は約２．１３
Ωとなるので、１チップのオン抵抗は約２．３７ｍΩと
なり、本発明の方がオン抵抗が約１３％低くなってい
る。
【００１３】次に、図４により一実施例を製造する方法
について説明する。 （Ａ）比抵抗が約０．０１Ω・ｃｍのＮ型シリコン基板
１の一主表面に不純物密度が約２×１０15／ｃｍ3のエ
ピタキシャル層２を約３．５μｍの厚さに成長させる。
次に、エピタキシャル層２の表面を酸化させて約０．５
μｍの厚さのシリコン酸化膜７を形成する。
について説明する。 （Ａ）比抵抗が約０．０１Ω・ｃｍのＮ型シリコン基板
１の一主表面に不純物密度が約２×１０15／ｃｍ3のエ
ピタキシャル層２を約３．５μｍの厚さに成長させる。
次に、エピタキシャル層２の表面を酸化させて約０．５
μｍの厚さのシリコン酸化膜７を形成する。
【００１４】（Ｂ）写真製版とエッチング工程を経て約
２μｍサイズのゲート用拡散窓をあけ、シリコン酸化膜
７をマスクとして不純物密度が約５×１０14／ｃｍ
3で、拡散深さが約２．５μｍになる条件でイオン打込
みを行ない、その後アニールを行なってゲート領域５を
形成する。
２μｍサイズのゲート用拡散窓をあけ、シリコン酸化膜
７をマスクとして不純物密度が約５×１０14／ｃｍ
3で、拡散深さが約２．５μｍになる条件でイオン打込
みを行ない、その後アニールを行なってゲート領域５を
形成する。
【００１５】（Ｃ）ゲート領域５，５の間の領域にシリ
コン酸化膜７にソース領域用の約２μｍサイズの拡散窓
をあけ、その窓を経て不純物濃度が約３×１０20／ｃｍ
3で拡散深さが約０．７５μｍになるようにＮ型不純物
をイオン打込みし、その後アニールを行なってソース領
域６を形成する。
コン酸化膜７にソース領域用の約２μｍサイズの拡散窓
をあけ、その窓を経て不純物濃度が約３×１０20／ｃｍ
3で拡散深さが約０．７５μｍになるようにＮ型不純物
をイオン打込みし、その後アニールを行なってソース領
域６を形成する。
【００１６】（Ｄ）アルミニウム又はシリコンを１％含
んだアルミニウム合金をスパッタリング法により堆積
し、写真製版とエッチングによりパターン化を施すこと
によってソース領域６に接続されたソース電極８とゲー
ト領域５に接続されたゲート電極９を形成する。これに
よりデバイス領域が完成する。このとき、チャネルピッ
チは約８μｍとし、１チップ内にチャネルが９００本形
成されるようにする。
んだアルミニウム合金をスパッタリング法により堆積
し、写真製版とエッチングによりパターン化を施すこと
によってソース領域６に接続されたソース電極８とゲー
ト領域５に接続されたゲート電極９を形成する。これに
よりデバイス領域が完成する。このとき、チャネルピッ
チは約８μｍとし、１チップ内にチャネルが９００本形
成されるようにする。
【００１７】（Ｅ）次に、ワックスでガラス板等に基板
表面側を接着し、裏面側を上にしてダイシングソーで基
板裏面に溝３を形成する。溝３は幅が約６０μｍ、深さ
が約４００μｍ、ピッチが約１ｍｍとする。溝３はスク
ライプラインと重ならないように位置合わせを行なう。
溝３の内面と基板１の裏面にニッケルメッキ層４を約５
μｍの厚さに被着する。本発明は縦型電界効果トランジ
スタにも同様に適用することができる。
表面側を接着し、裏面側を上にしてダイシングソーで基
板裏面に溝３を形成する。溝３は幅が約６０μｍ、深さ
が約４００μｍ、ピッチが約１ｍｍとする。溝３はスク
ライプラインと重ならないように位置合わせを行なう。
溝３の内面と基板１の裏面にニッケルメッキ層４を約５
μｍの厚さに被着する。本発明は縦型電界効果トランジ
スタにも同様に適用することができる。
【００１８】
【発明の効果】本発明では半導体基板の裏面側に溝を設
けたので、基板の厚みを薄くするのと同様に基板抵抗を
減じる効果があり、したがってそのシリコン基板に形成
される半導体装置のオン抵抗を小さくすることができ
る。また、オン抵抗を小さくすることができる結果とし
て、同じオン抵抗で比較するとチップ面積を小さくする
ことができるので、低価格化に寄与する。本発明の製造
方法では、基板の裏面に溝を形成するのはデバイス形成
後であるため、プロセス中の作業性の低下やチップ割れ
などを避けることができる。
けたので、基板の厚みを薄くするのと同様に基板抵抗を
減じる効果があり、したがってそのシリコン基板に形成
される半導体装置のオン抵抗を小さくすることができ
る。また、オン抵抗を小さくすることができる結果とし
て、同じオン抵抗で比較するとチップ面積を小さくする
ことができるので、低価格化に寄与する。本発明の製造
方法では、基板の裏面に溝を形成するのはデバイス形成
後であるため、プロセス中の作業性の低下やチップ割れ
などを避けることができる。
【図１】一実施例の要部断面図である。
【図２】一実施例の基板を示す図であり、（Ａ）は側面
図、（Ｂ）は溝形状の一例を示す底面図、（Ｃ）は溝形
状の他の例を示す底面図である。
図、（Ｂ）は溝形状の一例を示す底面図、（Ｃ）は溝形
状の他の例を示す底面図である。
【図３】溝を形成した基板の抵抗を示す概略図である。
【図４】一実施例の製造方法を示す工程断面図である。
【符号の説明】 １ シリコン基板 ２ エピタキシャル層 ３ 溝 ４ ニッケルメッキ層 ５ ゲート領域 ６ ソース領域 ７ シリコン酸化膜 ８ ソース電極 ９ ゲート電極
Claims (3)
- 【請求項１】 半導体基板の一主表面側にエピタキシャ
ル層を有し、そのエピタキシャル層にソース領域及びゲ
ート電極を有し、半導体基板の裏面側にドレイン領域を
有する半導体装置において、ドレイン領域となる半導体
基板裏面側に、前記エピタキシャル層には達しない深さ
の複数の溝を設け、その溝の内面及び半導体基板裏面を
金属層で被ってドレイン電極としたことを特徴とする半
導体装置。 - 【請求項２】 前記ソース領域、ドレイン領域及びゲー
ト電極により形成される素子は縦型電界効果トランジス
タ又は縦型静電誘導トランジスタである請求項１に記載
の半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｅ）を含む半導
体装置の製造方法。（Ａ）半導体基板の一主表面にエピ
タキシャル層を成長させ、そのエピタキシャル層の表面
に酸化膜を形成する工程、（Ｂ）前記酸化膜にゲート用
の窓をあけ、その窓を経て前記エピタキシャル層に不純
物を導入してゲート領域を形成する工程、（Ｃ）前記酸
化膜にソース用の窓をあけ、その窓を経て前記エピタキ
シャル層に不純物を導入してソース領域を形成する工
程、（Ｄ）メタル膜を形成し、パターン化を施してゲー
ト電極とソース電極を形成する工程、（Ｅ）半導体基板
の裏面に前記エピタキシャル層には達しない深さの複数
の溝を形成し、溝の内面及び半導体基板の裏面に金属メ
ッキを施す工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32846392A JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32846392A JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151884A true JPH06151884A (ja) | 1994-05-31 |
Family
ID=18210553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32846392A Pending JPH06151884A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-11-13 JP JP32846392A patent/JPH06151884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303966A (ja) * | 2002-04-11 | 2003-10-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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