JPH06151465A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH06151465A JPH06151465A JP4299012A JP29901292A JPH06151465A JP H06151465 A JPH06151465 A JP H06151465A JP 4299012 A JP4299012 A JP 4299012A JP 29901292 A JP29901292 A JP 29901292A JP H06151465 A JPH06151465 A JP H06151465A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
- gate
- mesfet
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＭＥＳＦＥＴで発生するＥＭに対し、ゲート
電極に流れる電流の方向を半導体基板に対して垂直方向
にすることにより実効的なゲート断面積を大幅に増大さ
せ、結果としてゲート電極の電流密度を著しく低減させ
得る構造の半導体素子を提供する。 【構成】 半導体基板の一主面上に形成されたソース電
極１３ａおよびドレイン電極１３ｄと、前記ソース電極
とドレイン電極との間に形成されたゲート電極１１と、
前記ゲート電極面の全域に接続し半導体基板１０の前記
主面と垂直方向に引出された配線金属層１２とを具備し
た半導体素子。また、上記における配線金属層の幅が少
なくともゲート電極１１の幅以上であることを特徴とす
る半導体素子。
電極に流れる電流の方向を半導体基板に対して垂直方向
にすることにより実効的なゲート断面積を大幅に増大さ
せ、結果としてゲート電極の電流密度を著しく低減させ
得る構造の半導体素子を提供する。 【構成】 半導体基板の一主面上に形成されたソース電
極１３ａおよびドレイン電極１３ｄと、前記ソース電極
とドレイン電極との間に形成されたゲート電極１１と、
前記ゲート電極面の全域に接続し半導体基板１０の前記
主面と垂直方向に引出された配線金属層１２とを具備し
た半導体素子。また、上記における配線金属層の幅が少
なくともゲート電極１１の幅以上であることを特徴とす
る半導体素子。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係り、特に
ショットキーゲート型電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴと略称）の構造に関するものである。
ショットキーゲート型電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴと略称）の構造に関するものである。
【０００２】
【従来の技術】ＭＥＳＦＥＴ、特にマイクロ波の電力増
幅に用いられるＧａＡｓＭＥＳＦＥＴでは、動作時にゲ
ート電極に流れる高周波電流により電極中の金属原子が
移動して電極の断線に至る、いわゆるエレクトロマイグ
レーション（以下、ＥＭと略称）と呼ばれる故障を起こ
すことがある。特に近年はＭＥＳＦＥＴの高出力化が進
むと共に、より高い周波数での動作を目的として電極の
寸法は微細化を辿る一方であり、ＭＥＳＦＥＴの様々な
故障モードの内でＥＭの占める割合が高くなってきてい
る。従って電力用ＭＥＳＦＥＴの高信頼化技術として、
ＥＭによる故障率を低減することが要求されている。
幅に用いられるＧａＡｓＭＥＳＦＥＴでは、動作時にゲ
ート電極に流れる高周波電流により電極中の金属原子が
移動して電極の断線に至る、いわゆるエレクトロマイグ
レーション（以下、ＥＭと略称）と呼ばれる故障を起こ
すことがある。特に近年はＭＥＳＦＥＴの高出力化が進
むと共に、より高い周波数での動作を目的として電極の
寸法は微細化を辿る一方であり、ＭＥＳＦＥＴの様々な
故障モードの内でＥＭの占める割合が高くなってきてい
る。従って電力用ＭＥＳＦＥＴの高信頼化技術として、
ＥＭによる故障率を低減することが要求されている。
【０００３】ＥＭによる故障時間は、以下の式に従うこ
とが知られている。
とが知られている。
【０００４】 ＭＴＴＦ＝α・Ｊ-N・ｅｘｐ（Ｅａ／ｋＴ） ここで、 ＭＴＴＦ：平均故障時間 α ：電極に固有の定数 Ｊ ：電流密度 ｋ ：ボルツマン定数 Ｔ ：絶対温度 Ｅａ ：活性化エネルギー である。また、Ｎ、Ｅａは実験値で、各々２、０．６程
度であると言われている。上式から明かなように、温度
を一定とした場合、故障時間は電極に流れる電流密度の
２乗に反比例する。従ってＭＴＴＦを増大させるために
は、電極の電流密度を低下させるのが有効な手段であ
る。
度であると言われている。上式から明かなように、温度
を一定とした場合、故障時間は電極に流れる電流密度の
２乗に反比例する。従ってＭＴＴＦを増大させるために
は、電極の電流密度を低下させるのが有効な手段であ
る。
【０００５】ここでＦＥＴの基本的な構造を図４（ａ）
に平面図で示す。半導体基板１００上にソース電極１０
１ｓ及びドレイン電極１０１ｄが配置され、その間にゲ
ート電極１０２が形成される。またゲート電極１０２の
端には給電用のボンディングパッド１０２ｐが接続され
ている。このように、ゲート電極の端から給電される構
造となっているので、ゲート電極中を流れる電流Ｉの向
きは図４（ａ）中矢印Ｉで示したように、電極の長手方
向となる。ここで、Ａ−Ａ面での断面図を図４（ｂ）に
示す。ゲート電極１０２の断面積をＳとすると、断面積
Ｓは Ｓ＝Ｌｇ×Ｈｇ 電流密度Ｊは Ｊ＝Ｉ／Ｓ で表されるので、ゲート長（Ｌｇ）或いはゲート高（Ｈ
ｇ）が大きい程断面積（Ｓ）が大きくなり、ゲート電極
の電流密度（Ｊ）が低下してＭＴＴＦが増大することに
なる。
に平面図で示す。半導体基板１００上にソース電極１０
１ｓ及びドレイン電極１０１ｄが配置され、その間にゲ
ート電極１０２が形成される。またゲート電極１０２の
端には給電用のボンディングパッド１０２ｐが接続され
ている。このように、ゲート電極の端から給電される構
造となっているので、ゲート電極中を流れる電流Ｉの向
きは図４（ａ）中矢印Ｉで示したように、電極の長手方
向となる。ここで、Ａ−Ａ面での断面図を図４（ｂ）に
示す。ゲート電極１０２の断面積をＳとすると、断面積
Ｓは Ｓ＝Ｌｇ×Ｈｇ 電流密度Ｊは Ｊ＝Ｉ／Ｓ で表されるので、ゲート長（Ｌｇ）或いはゲート高（Ｈ
ｇ）が大きい程断面積（Ｓ）が大きくなり、ゲート電極
の電流密度（Ｊ）が低下してＭＴＴＦが増大することに
なる。
【０００６】
【発明が解決しようとする課題】電流密度Ｊを低下させ
るためにはゲート電極の断面積（Ｓ）を大きくすれば良
いことは明かである。しかしゲート長（Ｌｇ）はＭＥＳ
ＦＥＴの高周波特性を左右する重要な要素であり、寸法
の自由度は極めて小さい。またゲート高（Ｈｇ）は、製
造工程での制約のため大幅に増大することは事実上不可
能である。
るためにはゲート電極の断面積（Ｓ）を大きくすれば良
いことは明かである。しかしゲート長（Ｌｇ）はＭＥＳ
ＦＥＴの高周波特性を左右する重要な要素であり、寸法
の自由度は極めて小さい。またゲート高（Ｈｇ）は、製
造工程での制約のため大幅に増大することは事実上不可
能である。
【０００７】本発明は上記問題点を解決するために、ゲ
ート電極に流れる電流の方向を半導体基板に対して垂直
方向にすることにより実効的なゲート断面積を大幅に増
大させ、結果としてゲート電極の電流密度を著しく低減
させ得る構造の半導体素子を提供することを目的とす
る。
ート電極に流れる電流の方向を半導体基板に対して垂直
方向にすることにより実効的なゲート断面積を大幅に増
大させ、結果としてゲート電極の電流密度を著しく低減
させ得る構造の半導体素子を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明に係る半導体素子
は、半導体基板の一主面上に形成されたソース電極およ
びドレイン電極と、前記ソース電極とドレイン電極との
間に形成されたゲート電極と、前記ゲート電極面の全域
に接続し半導体基板の前記主面と垂直方向に引出された
配線金属層とを具備したことを特徴とする。また、上記
において配線金属層の幅が少なくともゲート電極の幅以
上であることを特徴とする。
は、半導体基板の一主面上に形成されたソース電極およ
びドレイン電極と、前記ソース電極とドレイン電極との
間に形成されたゲート電極と、前記ゲート電極面の全域
に接続し半導体基板の前記主面と垂直方向に引出された
配線金属層とを具備したことを特徴とする。また、上記
において配線金属層の幅が少なくともゲート電極の幅以
上であることを特徴とする。
【０００９】
【作用】本発明に係る半導体素子は、ゲート電極と同程
度の幅を有する配線を用いてゲート電極の上部から電極
全体に渡り同時に給電することにより、ゲート電極中で
の電流の向きが半導体基板に対して垂直方向となる。よ
って電流の流れる方向に対するゲート電極の断面積
（Ｓ）は次式 Ｓ＝Ｌｇ×Ｗｇ となる。ここでＷｇはゲート電極の幅であり、一般的に Ｗｇ＞＞Ｈｇ である。従ってゲート電極の断面積は従来と比較して著
しく増大することになり、電流密度が低下してＥＭによ
る故障時間が増大する。
度の幅を有する配線を用いてゲート電極の上部から電極
全体に渡り同時に給電することにより、ゲート電極中で
の電流の向きが半導体基板に対して垂直方向となる。よ
って電流の流れる方向に対するゲート電極の断面積
（Ｓ）は次式 Ｓ＝Ｌｇ×Ｗｇ となる。ここでＷｇはゲート電極の幅であり、一般的に Ｗｇ＞＞Ｈｇ である。従ってゲート電極の断面積は従来と比較して著
しく増大することになり、電流密度が低下してＥＭによ
る故障時間が増大する。
【００１０】
【実施例】以下、本発明の一実施例に係るＭＥＳＦＥＴ
の構造を図１（ａ）に平面図、及び、図１（ａ）中Ｂ−
Ｂ面での断面図を図１（ｂ）に断面図で示す。さらに、
その形成方法を、ＧａＡｓＭＥＳＦＥＴの製造工程を例
に取り、工程順に図２および図３に断面図で示す。
の構造を図１（ａ）に平面図、及び、図１（ａ）中Ｂ−
Ｂ面での断面図を図１（ｂ）に断面図で示す。さらに、
その形成方法を、ＧａＡｓＭＥＳＦＥＴの製造工程を例
に取り、工程順に図２および図３に断面図で示す。
【００１１】一例のＭＥＳＦＥＴの構造は、図１（ａ）
の平面図、及び図１（ｂ）の断面図で示されるように、
ゲート電極１１と金属配線１２が一体化された構造とな
っている。また、図１（ｂ）の断面図で示されるよう
に、金属配線１２とソース電極１３ｓの間にはＳｉＯ2
膜１４が堆積されており、ソース電極１３ｓとは電気的
に絶縁されている。
の平面図、及び図１（ｂ）の断面図で示されるように、
ゲート電極１１と金属配線１２が一体化された構造とな
っている。また、図１（ｂ）の断面図で示されるよう
に、金属配線１２とソース電極１３ｓの間にはＳｉＯ2
膜１４が堆積されており、ソース電極１３ｓとは電気的
に絶縁されている。
【００１２】次に一実施例のＧａＡｓＭＥＳＦＥＴの構
造についてその製造工程を図２（ａ）〜（ｃ）および図
３を参照して説明する。
造についてその製造工程を図２（ａ）〜（ｃ）および図
３を参照して説明する。
【００１３】先ず、Ｓｉイオンの注入等により半絶縁性
ＧａＡｓ基板２０上の所定の位置にｎ型動作層２１を形
成した後、例えばＡｕＧｅなどの材質からなるソース電
極２２ｓ、及びドレイン電極２２ｄを形成する（図２
（ａ））。
ＧａＡｓ基板２０上の所定の位置にｎ型動作層２１を形
成した後、例えばＡｕＧｅなどの材質からなるソース電
極２２ｓ、及びドレイン電極２２ｄを形成する（図２
（ａ））。
【００１４】次に、全面にＳｉＯ2 膜２３を堆積したの
ち公知のフォトリソグラフィ技術、エッチング法を用い
てＳｉＯ2 膜の一部を除去し、ＳｉＯ2 膜２３に開孔部
２３ｇを形成する（図２（ｂ））。
ち公知のフォトリソグラフィ技術、エッチング法を用い
てＳｉＯ2 膜の一部を除去し、ＳｉＯ2 膜２３に開孔部
２３ｇを形成する（図２（ｂ））。
【００１５】次に、全面にフォトレジスト２４を塗布し
た後、フォトリソグラフィ技術によりゲート電極及び配
線電極を形成する箇所のフォトレジストを開口する（図
２（ｃ））。
た後、フォトリソグラフィ技術によりゲート電極及び配
線電極を形成する箇所のフォトレジストを開口する（図
２（ｃ））。
【００１６】最後に、全面に金属を蒸着した後リフトオ
フを行って、ゲート電極と引き出し配線が一体になった
金属層２５を形成し、ＭＥＳＦＥＴが完成する（図
３）。
フを行って、ゲート電極と引き出し配線が一体になった
金属層２５を形成し、ＭＥＳＦＥＴが完成する（図
３）。
【００１７】本実施例では、金属配線とその下の電極と
の絶縁材料としてＳｉＯ2 膜を使用しているが、公知の
技術を用いてこの部分をエアブリッジと呼ばれる空間配
線構造とすることも可能である。
の絶縁材料としてＳｉＯ2 膜を使用しているが、公知の
技術を用いてこの部分をエアブリッジと呼ばれる空間配
線構造とすることも可能である。
【００１８】なお、マイクロ波のＭＥＳＦＥＴではＬｇ
＝０．５〜１．０μｍ、Ｗｇ＝５０〜１００μｍ程度の
寸法とすることが多い。また特に電力用のＭＥＳＦＥＴ
等では、小さなＭＥＳＦＥＴを多数並列接続して総ゲー
ト幅を大きくするのが普通であるが、その場合にも本発
明は同様に適用可能である。
＝０．５〜１．０μｍ、Ｗｇ＝５０〜１００μｍ程度の
寸法とすることが多い。また特に電力用のＭＥＳＦＥＴ
等では、小さなＭＥＳＦＥＴを多数並列接続して総ゲー
ト幅を大きくするのが普通であるが、その場合にも本発
明は同様に適用可能である。
【００１９】また、本実施例はＧａＡｓＭＥＳＦＥＴを
例にとって説明したが、本発明はこれに限定されるもの
ではなく、他の半導体材料にも同様に適用することが可
能である。
例にとって説明したが、本発明はこれに限定されるもの
ではなく、他の半導体材料にも同様に適用することが可
能である。
【００２０】
【発明の効果】以上述べたように本発明によれば、ゲー
ト電極の実効的な断面積が増加し、電流密度が従来より
も低く抑えられる。例えばＬｇ＝０．５μｍ、Ｗｇ＝１
００μｍのＭＥＳＦＥＴを作成した場合、従来の構造で
はＨｇ＝１．０μｍであったとするとゲート電極の断面
積は５×１０-9ｃｍ2 であるのに対し、本発明によると
５×１０-7ｃｍ2 と２桁増加する。従って同じゲート電
流が流れた場合、ＥＭによる故障時間は電流密度の２乗
に反比例するので４桁増加することとなり、大幅な信頼
性の向上が期待できる。
ト電極の実効的な断面積が増加し、電流密度が従来より
も低く抑えられる。例えばＬｇ＝０．５μｍ、Ｗｇ＝１
００μｍのＭＥＳＦＥＴを作成した場合、従来の構造で
はＨｇ＝１．０μｍであったとするとゲート電極の断面
積は５×１０-9ｃｍ2 であるのに対し、本発明によると
５×１０-7ｃｍ2 と２桁増加する。従って同じゲート電
流が流れた場合、ＥＭによる故障時間は電流密度の２乗
に反比例するので４桁増加することとなり、大幅な信頼
性の向上が期待できる。
【図１】本発明に係る一実施例のＭＥＳＦＥＴ構造を示
す（ａ）は平面図、（ｂ）は断面図。
す（ａ）は平面図、（ｂ）は断面図。
【図２】本発明に係る一実施例のＭＥＳＦＥＴの製造工
程の一部を示す（ａ）〜（ｃ）はいずれも断面図。
程の一部を示す（ａ）〜（ｃ）はいずれも断面図。
【図３】本発明に係る一実施例のＭＥＳＦＥＴの製造工
程の一部を示す断面図。
程の一部を示す断面図。
【図４】従来のＭＥＳＦＥＴ構造を示す（ａ）は平面
図、（ｂ）は断面図。
図、（ｂ）は断面図。
１０、２０、１００ 半導体基板 １１、１０２ ゲート電極 １２、２５ 配線金属 ２１ ｎ型層 １３ｓ、２２ｓ、１０１ｓ ソース電極 １３ｄ、２２ｄ、１０１ｄ ドレイン電極
Claims (2)
- 【請求項１】 半導体基板の一主面上に形成されたソー
ス電極およびドレイン電極と、前記ソース電極とドレイ
ン電極との間に形成されたゲート電極と、前記ゲート電
極面の全域に接続し半導体基板の前記主面と垂直方向に
引出された配線金属層とを具備した半導体素子。 - 【請求項２】 配線金属層の幅が少なくともゲート電極
の幅以上であることを特徴とする請求項１記載の半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299012A JPH06151465A (ja) | 1992-11-10 | 1992-11-10 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299012A JPH06151465A (ja) | 1992-11-10 | 1992-11-10 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151465A true JPH06151465A (ja) | 1994-05-31 |
Family
ID=17867088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299012A Pending JPH06151465A (ja) | 1992-11-10 | 1992-11-10 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10104463A1 (de) * | 2001-02-01 | 2002-09-12 | Inst Textil & Faserforschung | Kreuzwickelspule |
| US12068384B2 (en) | 2018-11-30 | 2024-08-20 | Mitsubishi Electric Corporation | Semiconductor device |
-
1992
- 1992-11-10 JP JP4299012A patent/JPH06151465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10104463A1 (de) * | 2001-02-01 | 2002-09-12 | Inst Textil & Faserforschung | Kreuzwickelspule |
| US12068384B2 (en) | 2018-11-30 | 2024-08-20 | Mitsubishi Electric Corporation | Semiconductor device |
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