JPH06150570A - 再生装置 - Google Patents
再生装置Info
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- JPH06150570A JPH06150570A JP4293235A JP29323592A JPH06150570A JP H06150570 A JPH06150570 A JP H06150570A JP 4293235 A JP4293235 A JP 4293235A JP 29323592 A JP29323592 A JP 29323592A JP H06150570 A JPH06150570 A JP H06150570A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路のループゲイン制御を多段階に行
うことを可能にし、常に最適な状態で信号読み取りがで
きる再生装置を提供する。 【構成】 ディジタルデータの記録された記録媒体から
の再生信号ｂと再生信号ｂの遅延信号ｃを、ＥＸ−ＯＲ
回路５に通し排他的論理和出力ｆを得る。再生信号ｂと
クロック信号ａにより再生信号ｂをラッチした再生信号
ｄを得、この再生信号ｄと再生信号ｂとの他的論理和を
ＥＸ−ＯＲ回路４を通し、出力ｅ得る。出力ｆをＡＮＤ
ゲート６〜７に、出力ｅを、ＮＡＮＤゲート１０〜１３
に入力し、その出力を、任意にＯＮ／ＯＦＦ制御する制
御信号１４〜１７により任意にＯＮ／ＯＦＦ制御する。
加算器２６の出力から出力ｆとｅの位相をオペアンプ２
７により比較し、その比較結果に基づき、ＶＣＯ３１の
発振周波数を制御する。
うことを可能にし、常に最適な状態で信号読み取りがで
きる再生装置を提供する。 【構成】 ディジタルデータの記録された記録媒体から
の再生信号ｂと再生信号ｂの遅延信号ｃを、ＥＸ−ＯＲ
回路５に通し排他的論理和出力ｆを得る。再生信号ｂと
クロック信号ａにより再生信号ｂをラッチした再生信号
ｄを得、この再生信号ｄと再生信号ｂとの他的論理和を
ＥＸ−ＯＲ回路４を通し、出力ｅ得る。出力ｆをＡＮＤ
ゲート６〜７に、出力ｅを、ＮＡＮＤゲート１０〜１３
に入力し、その出力を、任意にＯＮ／ＯＦＦ制御する制
御信号１４〜１７により任意にＯＮ／ＯＦＦ制御する。
加算器２６の出力から出力ｆとｅの位相をオペアンプ２
７により比較し、その比較結果に基づき、ＶＣＯ３１の
発振周波数を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、記録媒体からディジ
タル情報を再生する際に、再生データをラッチするため
のクロックを、再生信号に同期させるＰＬＬ回路を搭載
した再生装置に関する。
タル情報を再生する際に、再生データをラッチするため
のクロックを、再生信号に同期させるＰＬＬ回路を搭載
した再生装置に関する。
【０００２】
【従来の技術】ディジタルデータを記録媒体に記録して
おき、あとでこれを再生する場合、データをラッチする
ためのクロック信号が必要となる。このため記録するデ
ータにクロック信号成分を含ませ、再生時ＰＬＬ回路に
よってクロック信号を抽出するセルフクロック方式が現
在広く用いられている。
おき、あとでこれを再生する場合、データをラッチする
ためのクロック信号が必要となる。このため記録するデ
ータにクロック信号成分を含ませ、再生時ＰＬＬ回路に
よってクロック信号を抽出するセルフクロック方式が現
在広く用いられている。
【０００３】図７は、ＥＸ−ＯＲ回路による位相比較器
を用いた、セルフクロック方式の従来のＰＬＬ回路の構
成を示すものである。このＰＬＬ回路の動作原理につい
て図８とともに説明する。
を用いた、セルフクロック方式の従来のＰＬＬ回路の構
成を示すものである。このＰＬＬ回路の動作原理につい
て図８とともに説明する。
【０００４】ＶＣＯ３１から出力されるクロック信号の
位相を、図８に示されるａとすると、入力端子１に入力
された再生信号ｂの各位相１ａ，１ｂ，１ｃは、クロッ
ク信号ａに対して１ａは遅れ、１ｂは位相差なし、１ａ
は進みとなっている。再生信号ｂは、遅延線３により３
ａ，３ｂ，３ｃに示すように一定時間遅れた遅延信号ｃ
となる。またクロック信号ａによりラッチされたラッチ
回路２を介した再生信号ｄは２ａ，２ｂ，２ｃとなる。
このときラッチ回路２はクロック信号ａの立ち上がりに
よりラッチしている。ＥＸ−ＯＲ回路４では、再生信号
ｂと再生信号ｄの位相差を４ａ，４ｂ，４ｃとする検出
信号ｅを検出し、ＥＸ−ＯＲ回路５では、再生信号ｂと
遅延した再生信号ｃの位相差を５ａ，５ｂ，５ｃとする
検出信号ｆを検出する。ＥＸ−ＯＲ回路４の出力からＥ
Ｘ−ＯＲ回路５の出力を、減算器７１でアナログ的に引
くことにより、その出力からｇに示す７１ａ，７１ｃの
を得る。
位相を、図８に示されるａとすると、入力端子１に入力
された再生信号ｂの各位相１ａ，１ｂ，１ｃは、クロッ
ク信号ａに対して１ａは遅れ、１ｂは位相差なし、１ａ
は進みとなっている。再生信号ｂは、遅延線３により３
ａ，３ｂ，３ｃに示すように一定時間遅れた遅延信号ｃ
となる。またクロック信号ａによりラッチされたラッチ
回路２を介した再生信号ｄは２ａ，２ｂ，２ｃとなる。
このときラッチ回路２はクロック信号ａの立ち上がりに
よりラッチしている。ＥＸ−ＯＲ回路４では、再生信号
ｂと再生信号ｄの位相差を４ａ，４ｂ，４ｃとする検出
信号ｅを検出し、ＥＸ−ＯＲ回路５では、再生信号ｂと
遅延した再生信号ｃの位相差を５ａ，５ｂ，５ｃとする
検出信号ｆを検出する。ＥＸ−ＯＲ回路４の出力からＥ
Ｘ−ＯＲ回路５の出力を、減算器７１でアナログ的に引
くことにより、その出力からｇに示す７１ａ，７１ｃの
を得る。
【０００５】つまり、再生信号ｂとクロックａが同期状
態では位相誤差出力ｇの出力７１ａと７１ｂパルス幅は
同じになり、減算器７１による差演算出力は零となる。
一方、クロックａに再生信号ｂの位相が遅れている場合
は、ＥＸ−ＯＲ回路５の出力５ａに対してＥＸ−ＯＲ回
路４の出力パルス４ａの幅が減少することからその出力
は、正側に７１ａを生じる。逆にクロックに対し再生信
号の位相が進んでいると、ＥＸ−ＯＲ回路５の出力５ｃ
に対してＥＸ−ＯＲ回路４の出力パスル４ｃの幅が増え
るので減算器７１による差演算出力は負側に７１ｃを生
じる。この位相誤差出力ｇと再生信号ｂのクロックａに
対する位相の関係を示すと、図９に示すようになる。こ
のようにして検出された位相誤差出力ｇを、ループフィ
ルタ３０を介してから、ＶＣＯ３１の制御電圧とするこ
とによりＰＬＬ回路を構成している。
態では位相誤差出力ｇの出力７１ａと７１ｂパルス幅は
同じになり、減算器７１による差演算出力は零となる。
一方、クロックａに再生信号ｂの位相が遅れている場合
は、ＥＸ−ＯＲ回路５の出力５ａに対してＥＸ−ＯＲ回
路４の出力パルス４ａの幅が減少することからその出力
は、正側に７１ａを生じる。逆にクロックに対し再生信
号の位相が進んでいると、ＥＸ−ＯＲ回路５の出力５ｃ
に対してＥＸ−ＯＲ回路４の出力パスル４ｃの幅が増え
るので減算器７１による差演算出力は負側に７１ｃを生
じる。この位相誤差出力ｇと再生信号ｂのクロックａに
対する位相の関係を示すと、図９に示すようになる。こ
のようにして検出された位相誤差出力ｇを、ループフィ
ルタ３０を介してから、ＶＣＯ３１の制御電圧とするこ
とによりＰＬＬ回路を構成している。
【０００６】上記のようなＰＬＬ回路では、所定の周波
数及び位相の信号に同期するには多少の時間を必要と
し、その時間はＰＬＬ回路のループゲインが大きい程短
くなる。しかし、ループゲインが大きいと雑音や外乱に
対し過敏に反応し、ロックが外れやすくなるという問題
が生じる。従来はこの引き込み時間と外乱や雑音に対す
る安定度の兼ね合いでループゲインを決めていた。また
ＰＬＬ回路におけるループゲインを可変にした例も一部
に見られるが、その方法としてはループ内の増幅器利得
を変える手段が用いられている。
数及び位相の信号に同期するには多少の時間を必要と
し、その時間はＰＬＬ回路のループゲインが大きい程短
くなる。しかし、ループゲインが大きいと雑音や外乱に
対し過敏に反応し、ロックが外れやすくなるという問題
が生じる。従来はこの引き込み時間と外乱や雑音に対す
る安定度の兼ね合いでループゲインを決めていた。また
ＰＬＬ回路におけるループゲインを可変にした例も一部
に見られるが、その方法としてはループ内の増幅器利得
を変える手段が用いられている。
【０００７】しかしながら、この方法では増幅器の入力
オフセットが増幅利得の違いにより異なった値で出力に
現れるため、ＰＬＬがロックしている最中に利得を切り
換えると急激なオフセット変化によりロックが外れる恐
れがある。この出力オフセットは、ＰＬＬループにおけ
る定常位相誤差となるので、この値が利得により変わっ
てしまうのは望ましくない。これらを防ぐためには各利
得毎に厳密なオフセット調整をしておく必要がある。
オフセットが増幅利得の違いにより異なった値で出力に
現れるため、ＰＬＬがロックしている最中に利得を切り
換えると急激なオフセット変化によりロックが外れる恐
れがある。この出力オフセットは、ＰＬＬループにおけ
る定常位相誤差となるので、この値が利得により変わっ
てしまうのは望ましくない。これらを防ぐためには各利
得毎に厳密なオフセット調整をしておく必要がある。
【０００８】
【発明が解決しようとする課題】上記した従来のＰＬＬ
回路におけるデジタルデータの再生装置では、ループゲ
インを固定してしまうと引き込み時間と安定性という重
要な性能項目に対して共に妥協せざるを得ず、またルー
プ内の増幅器利得を制御することでループゲインを変え
る方法を用いると厳密なオフセット調整が各利得毎に必
要となる。従って、ループゲインの可変段階を多くする
ことは非常に困難であり、ＰＬＬのループ特性を細かく
制御することは難しいものであった。
回路におけるデジタルデータの再生装置では、ループゲ
インを固定してしまうと引き込み時間と安定性という重
要な性能項目に対して共に妥協せざるを得ず、またルー
プ内の増幅器利得を制御することでループゲインを変え
る方法を用いると厳密なオフセット調整が各利得毎に必
要となる。従って、ループゲインの可変段階を多くする
ことは非常に困難であり、ＰＬＬのループ特性を細かく
制御することは難しいものであった。
【０００９】この発明は、簡単な回路構成でしかも調整
を増やすことなく、ＰＬＬ回路のループゲイン制御を多
段階に行うことを可能にし、常に最適な状態で信号読み
取りができる再生装置を提供することにある。
を増やすことなく、ＰＬＬ回路のループゲイン制御を多
段階に行うことを可能にし、常に最適な状態で信号読み
取りができる再生装置を提供することにある。
【００１０】
【課題を解決するための手段】この発明の再生装置は、
ディジタルデータの記録された記録媒体から再生した第
１の再生信号と、前記再生信号とクロック信号により、
該再生信号をラッチして得た第２の再生信号と、前記第
１および第２の再生信号に対応する複数の論理ゲート
を、並列に分配した第１，第２の論理ゲート群と、前記
第１，第２の論理ゲート群の出力を加算または減算し、
該出力の位相を比較する比較手段と、前記第１および第
２の論理ゲート群の出力を、それぞれ任意にＯＮ／ＯＦ
Ｆ制御するゲート制御手段と、前記比較手段により得た
結果に基づき、前記電圧制御発振器の発振周波数を制御
する制御手段とからなる。
ディジタルデータの記録された記録媒体から再生した第
１の再生信号と、前記再生信号とクロック信号により、
該再生信号をラッチして得た第２の再生信号と、前記第
１および第２の再生信号に対応する複数の論理ゲート
を、並列に分配した第１，第２の論理ゲート群と、前記
第１，第２の論理ゲート群の出力を加算または減算し、
該出力の位相を比較する比較手段と、前記第１および第
２の論理ゲート群の出力を、それぞれ任意にＯＮ／ＯＦ
Ｆ制御するゲート制御手段と、前記比較手段により得た
結果に基づき、前記電圧制御発振器の発振周波数を制御
する制御手段とからなる。
【００１１】
【作用】上記手段により、ゲート制御手段の制御信号
は、第１，第２の論理ゲート群のＯＦＦの状態にあるペ
アの論理ゲートの出力が加算あるいは減算器で相殺する
ように論理設定することで、加算あるいは減算器の出力
にゲートのＯＮ／ＯＦＦによる直流変動は発生せず、利
得切り換え毎のオフセット調整が不要となる。
は、第１，第２の論理ゲート群のＯＦＦの状態にあるペ
アの論理ゲートの出力が加算あるいは減算器で相殺する
ように論理設定することで、加算あるいは減算器の出力
にゲートのＯＮ／ＯＦＦによる直流変動は発生せず、利
得切り換え毎のオフセット調整が不要となる。
【００１２】このためＰＬＬ回路のループゲインを無調
整で多段階に直流変動なしで切り換えることが可能とな
る。
整で多段階に直流変動なしで切り換えることが可能とな
る。
【００１３】
【実施例】以下、この発明の実施例について図面ととも
に詳細に説明する。図１はこの発明の一実施例を示すも
のである。図１において、１はデジタルの再生信号が供
給される入力端子であり、入力端子１に入力された再生
信号は、データとして読み取るためのラッチ回路２、遅
延線３および位相比較を行うＥＸ−ＯＲ回路４、５の入
力に入力する。ＥＸ−ＯＲ回路４は、ラッチ回路２によ
りラッチされた再生データと入力端子１に入力された再
生信号の位相差を検出し、ＥＸ−ＯＲ回路５は、入力端
子１から入力されたままの再生信号と遅延線３を介した
再生信号の位相差を検出する。
に詳細に説明する。図１はこの発明の一実施例を示すも
のである。図１において、１はデジタルの再生信号が供
給される入力端子であり、入力端子１に入力された再生
信号は、データとして読み取るためのラッチ回路２、遅
延線３および位相比較を行うＥＸ−ＯＲ回路４、５の入
力に入力する。ＥＸ−ＯＲ回路４は、ラッチ回路２によ
りラッチされた再生データと入力端子１に入力された再
生信号の位相差を検出し、ＥＸ−ＯＲ回路５は、入力端
子１から入力されたままの再生信号と遅延線３を介した
再生信号の位相差を検出する。
【００１４】ＥＸ−ＯＲ回路４の出力は、６〜９のＡＮ
Ｄゲートに接続し、ＥＸ−ＯＲ回路５の出力は、１０〜
１３のＮＡＮＤゲートに接続する。１４はＡＮＤゲート
６およびＮＡＮＤゲート１３をＯＮ／ＯＦＦする制御信
号であり、１５はＡＮＤゲート７とＮＡＮＤゲート１
２、１６はＡＮＤゲート８とＮＡＮＤゲート１１、１７
はＡＮＤゲート９とＮＡＮＤゲート１０をそれぞれ制御
する信号である。ゲート６〜１３の出力は、それぞれ加
算器２６を構成する抵抗１８〜２５を介してオペアンプ
２７に接続する。２８はオペアンプ２７の帰還抵抗であ
る。これら４〜２８により位相比較器２９を構成してい
る。オペアンプ２７の出力はループフィルタ３０を介し
て電圧制御発振器（ＶＣＯ）３１に入力する。このＶＣ
Ｏ３１の出力クロックを用いてラッチ回路２により、再
生信号をラッチすることでＰＬＬ回路を構成している。
Ｄゲートに接続し、ＥＸ−ＯＲ回路５の出力は、１０〜
１３のＮＡＮＤゲートに接続する。１４はＡＮＤゲート
６およびＮＡＮＤゲート１３をＯＮ／ＯＦＦする制御信
号であり、１５はＡＮＤゲート７とＮＡＮＤゲート１
２、１６はＡＮＤゲート８とＮＡＮＤゲート１１、１７
はＡＮＤゲート９とＮＡＮＤゲート１０をそれぞれ制御
する信号である。ゲート６〜１３の出力は、それぞれ加
算器２６を構成する抵抗１８〜２５を介してオペアンプ
２７に接続する。２８はオペアンプ２７の帰還抵抗であ
る。これら４〜２８により位相比較器２９を構成してい
る。オペアンプ２７の出力はループフィルタ３０を介し
て電圧制御発振器（ＶＣＯ）３１に入力する。このＶＣ
Ｏ３１の出力クロックを用いてラッチ回路２により、再
生信号をラッチすることでＰＬＬ回路を構成している。
【００１５】ここで、図１のａ〜ｆの各ブロックの出力
信号は、図８に示すものと同様である。制御信号１４が
Ｈｉのとき、ＡＮＤゲート６は、ＥＸ−ＯＲ回路４の出
力ｅをそのまま通し、ＮＡＮＤゲート１３は、ＥＸ−Ｏ
Ｒ回路５の出力ｆを反転して出力する。制御信号１４が
Ｌｏのとき、ＡＮＤゲート６の出力はＬｏに、ＮＡＮＤ
ゲート１３の出力はＨｉにそれぞれ固定する。同じよう
に制御信号１５は、ＡＮＤゲート７とＮＡＮＤゲート１
２、制御信号１６はＡＮＤゲート８とＮＡＮＤゲート１
１、制御信号１７はＡＮＤゲート９とＮＡＮＤゲート１
０の出力を制御する。これらのゲートの出力を加算器２
６で加算することにより位相誤差出力を得る。ここで、
図２のｇはＡＮＤゲート６〜９がそれぞれＯＮしたとき
の各出力信号を示し、ｈはＮＡＮＤゲート１０〜１３が
それぞれＯＮしたときの各出力信号を示すものである。
信号は、図８に示すものと同様である。制御信号１４が
Ｈｉのとき、ＡＮＤゲート６は、ＥＸ−ＯＲ回路４の出
力ｅをそのまま通し、ＮＡＮＤゲート１３は、ＥＸ−Ｏ
Ｒ回路５の出力ｆを反転して出力する。制御信号１４が
Ｌｏのとき、ＡＮＤゲート６の出力はＬｏに、ＮＡＮＤ
ゲート１３の出力はＨｉにそれぞれ固定する。同じよう
に制御信号１５は、ＡＮＤゲート７とＮＡＮＤゲート１
２、制御信号１６はＡＮＤゲート８とＮＡＮＤゲート１
１、制御信号１７はＡＮＤゲート９とＮＡＮＤゲート１
０の出力を制御する。これらのゲートの出力を加算器２
６で加算することにより位相誤差出力を得る。ここで、
図２のｇはＡＮＤゲート６〜９がそれぞれＯＮしたとき
の各出力信号を示し、ｈはＮＡＮＤゲート１０〜１３が
それぞれＯＮしたときの各出力信号を示すものである。
【００１６】抵抗１８〜２５の値が全て同じ値とする
と、ＡＮＤゲート６〜９およびＮＡＮＤゲート１０〜１
３をＯＮする数により加算器２６の出力は変化し、位相
比較器２９のゲインを変えることができる。そのときの
オペアンプ２７の出力信号波形を図２のｉ〜ｌに示して
いる。ｉは制御信号１４をＨｉに、制御信号１５〜１７
をＬｏにしたときの、オペアンプ２７の相誤差出力の変
化状態を、ｊは制御信号１４，１５をＨｉに、制御信号
１６，１７をＬｏにしたときの、オペアンプ２７の相誤
差出力の変化状態を示している。ｋは制御信号１４，１
５，１６をＨｉに、制御信号をＬｏにしたときの、ｌは
制御信号１４〜１７を全てＨｉにしたときのオペアンプ
２７の位相誤差出力の変化状態をそれぞれ示すものであ
る。
と、ＡＮＤゲート６〜９およびＮＡＮＤゲート１０〜１
３をＯＮする数により加算器２６の出力は変化し、位相
比較器２９のゲインを変えることができる。そのときの
オペアンプ２７の出力信号波形を図２のｉ〜ｌに示して
いる。ｉは制御信号１４をＨｉに、制御信号１５〜１７
をＬｏにしたときの、オペアンプ２７の相誤差出力の変
化状態を、ｊは制御信号１４，１５をＨｉに、制御信号
１６，１７をＬｏにしたときの、オペアンプ２７の相誤
差出力の変化状態を示している。ｋは制御信号１４，１
５，１６をＨｉに、制御信号をＬｏにしたときの、ｌは
制御信号１４〜１７を全てＨｉにしたときのオペアンプ
２７の位相誤差出力の変化状態をそれぞれ示すものであ
る。
【００１７】このとき、ＯＦＦされたゲートについて
も、ＡＮＤゲートではＬｏ、ＮＡＮＤゲートではＨｉの
出力状態に設定していることから、加算器２６で打ち消
し合い直流的な変動は生じない。このため、ゲートのＯ
Ｎ／ＯＦＦをどのように行っても出力オフセットは変化
しないことになる。図３は制御信号１４〜１７の状態と
位相比較器２９の位相と誤差出力の関係を示している。
も、ＡＮＤゲートではＬｏ、ＮＡＮＤゲートではＨｉの
出力状態に設定していることから、加算器２６で打ち消
し合い直流的な変動は生じない。このため、ゲートのＯ
Ｎ／ＯＦＦをどのように行っても出力オフセットは変化
しないことになる。図３は制御信号１４〜１７の状態と
位相比較器２９の位相と誤差出力の関係を示している。
【００１８】図４は、ＥＸ−ＯＲ回路４，５に変えてＮ
ＡＮＤゲートによる位相比較器を用いた、この発明の他
の実施例を示すもので、この実施例が図１と異なる点
は、ＮＡＮにより位相比較部４０を構成した位相比較器
２９´に再生信号ｂと再生信号ｄを直接入力したところ
である。
ＡＮＤゲートによる位相比較器を用いた、この発明の他
の実施例を示すもので、この実施例が図１と異なる点
は、ＮＡＮにより位相比較部４０を構成した位相比較器
２９´に再生信号ｂと再生信号ｄを直接入力したところ
である。
【００１９】入力端子４１に入力されるラッチ回路２の
再生信号ｄと入力端子４２に入力される再生信号ｂの信
号レベルが等しいとき、位相比較部４０の出力端子４
３，４４は共にＨｉとなる。入力端子４１にＨｉが、４
２にＬｏが入力されると、出力端子４３はＨｉ、４４は
Ｌｏとなり、逆に入力端子４１にＬｏが、４２にＨｉが
入力されると出力端子４３はＬｏ、４４はＨｉとなる。
以上の動作はすべて入力信号の立下がりによって行われ
る。
再生信号ｄと入力端子４２に入力される再生信号ｂの信
号レベルが等しいとき、位相比較部４０の出力端子４
３，４４は共にＨｉとなる。入力端子４１にＨｉが、４
２にＬｏが入力されると、出力端子４３はＨｉ、４４は
Ｌｏとなり、逆に入力端子４１にＬｏが、４２にＨｉが
入力されると出力端子４３はＬｏ、４４はＨｉとなる。
以上の動作はすべて入力信号の立下がりによって行われ
る。
【００２０】したがって、クロック信号ａによりラッチ
された再生信号ｄを入力端子４１に、ラッチされる前の
再生信号ｂを入力端子４２にそれぞれ入力していること
から、再生信号ｄの位相に対し再生信号ｂの位相が遅れ
ると、その位相差がＬｏレベルの情報として出力端子４
３に出力する。この間、出力端子４４はＨｉに固定す
る。逆に再生信号ｄの位相に対し再生信号ｂの位相が進
むとその位相差がＬｏレベルの情報として出力端子４４
に出力し、この間、出力端子４３はＨｉに固定する。出
力端子４４から出力される信号を、ＮＡＮＤゲート１０
〜１３を介して論理反転したのち、ＡＮＤゲート６〜９
を介して得た信号との両者を加算器２６により加算し、
オペアンプ２７より位相比較出力を得る。
された再生信号ｄを入力端子４１に、ラッチされる前の
再生信号ｂを入力端子４２にそれぞれ入力していること
から、再生信号ｄの位相に対し再生信号ｂの位相が遅れ
ると、その位相差がＬｏレベルの情報として出力端子４
３に出力する。この間、出力端子４４はＨｉに固定す
る。逆に再生信号ｄの位相に対し再生信号ｂの位相が進
むとその位相差がＬｏレベルの情報として出力端子４４
に出力し、この間、出力端子４３はＨｉに固定する。出
力端子４４から出力される信号を、ＮＡＮＤゲート１０
〜１３を介して論理反転したのち、ＡＮＤゲート６〜９
を介して得た信号との両者を加算器２６により加算し、
オペアンプ２７より位相比較出力を得る。
【００２１】この実施例では、遅延線３なしに制御信号
１４〜１７に基づいて、図１に示す実施例と同様に、Ｐ
ＬＬ回路のループゲインを無調整で多段階にしかも直流
変動なしで切り換えることが可能となる。
１４〜１７に基づいて、図１に示す実施例と同様に、Ｐ
ＬＬ回路のループゲインを無調整で多段階にしかも直流
変動なしで切り換えることが可能となる。
【００２２】この発明は上記した実施例に限らず、たと
えば図５に示すように、図１のＥＸ−ＯＲ回路５を、反
転出力としたＥＸ−ＯＲ回路５１とするとともに、制御
信号１４〜１７が入力されるゲート側を反転入力とした
ＯＲゲート５２〜５５とする。また、図６は図１のＥＸ
−ＯＲ回路４の出力側にＡＮＤゲート６１〜６３と抵抗
Ｒｓ１をそれぞれを介して、ＥＸ−ＯＲ回路５の出力側
に２倍の数のＮＡＮＤゲート６４〜６９と抵抗Ｒｓ２を
それぞれ介してオペアンプ２７の入力に接続した。この
ときＲｓ１＝Ｒｓ２／２を条件とする。
えば図５に示すように、図１のＥＸ−ＯＲ回路５を、反
転出力としたＥＸ−ＯＲ回路５１とするとともに、制御
信号１４〜１７が入力されるゲート側を反転入力とした
ＯＲゲート５２〜５５とする。また、図６は図１のＥＸ
−ＯＲ回路４の出力側にＡＮＤゲート６１〜６３と抵抗
Ｒｓ１をそれぞれを介して、ＥＸ−ＯＲ回路５の出力側
に２倍の数のＮＡＮＤゲート６４〜６９と抵抗Ｒｓ２を
それぞれ介してオペアンプ２７の入力に接続した。この
ときＲｓ１＝Ｒｓ２／２を条件とする。
【００２３】図５および図６に示す構成でも位相比較器
の出力利得、ＰＬＬ回路のループゲインを無調整で多段
階にしかも直流変動なしで切り換えることが可能とな
る。この利得切り換えは論理回路で行われるため敏速な
制御が可能である。
の出力利得、ＰＬＬ回路のループゲインを無調整で多段
階にしかも直流変動なしで切り換えることが可能とな
る。この利得切り換えは論理回路で行われるため敏速な
制御が可能である。
【００２４】つまり、位相比較器は再生信号とクロック
信号の位相差が複数の論理回路出力を、アナログ加算あ
るいは減算することにより得られる構成であればどのよ
うな回路でも応用可能である。複数の論理回路の各出力
とアナログ加減算器の間に各々複数の論理ゲートを並列
に配し、論理ゲートの出力をＯＮ／ＯＦＦすることによ
り、位相比較の出力ゲインを切り換えることが可能とな
る。
信号の位相差が複数の論理回路出力を、アナログ加算あ
るいは減算することにより得られる構成であればどのよ
うな回路でも応用可能である。複数の論理回路の各出力
とアナログ加減算器の間に各々複数の論理ゲートを並列
に配し、論理ゲートの出力をＯＮ／ＯＦＦすることによ
り、位相比較の出力ゲインを切り換えることが可能とな
る。
【００２５】
【発明の効果】以上記載したように、この発明の再生回
路によれば、ＰＬＬ回路がロックしている最中でもルー
プ特性を細かく制御することができ、再生装置のデータ
読み取り能力を向上させることができる。
路によれば、ＰＬＬ回路がロックしている最中でもルー
プ特性を細かく制御することができ、再生装置のデータ
読み取り能力を向上させることができる。
【図１】この発明の一実施例を示す回路構成図。
【図２】図１におけるＥＸ−ＯＲ回路による位相比較器
の出力特性を示した特性図。
の出力特性を示した特性図。
【図３】図１は制御信号と位相比較器の位相と誤差出力
との関係を示す特性図。
との関係を示す特性図。
【図４】この発明の他の実施例を示す回路図。
【図５】図１における位相比較器の変形例を示す回路
図。
図。
【図６】図１における位相比較器のもう一つの変形例を
示す回路図。
示す回路図。
【図７】ＥＸ−ＯＲ回路による位相比較器を用いた従来
の再生装置の回路構成図。
の再生装置の回路構成図。
【図８】図６の各部の出力信号の位相関係を示した信号
波形図。
波形図。
【図９】図６のＥＸ−ＯＲ回路による位相比較器の出力
特性を示した特性図。
特性を示した特性図。
１…入力端子、２…ラッチ回路、３…遅延線、４，５…
ＥＸ−ＯＲ回路、６〜６…ＡＮＤ回路、１０〜１３…Ｎ
ＡＮＤ回路、１４〜１７…制御信号、２６…加算器、２
７…オペアンプ、２９…位相比較器、３１…ＶＣＯ。
ＥＸ−ＯＲ回路、６〜６…ＡＮＤ回路、１０〜１３…Ｎ
ＡＮＤ回路、１４〜１７…制御信号、２６…加算器、２
７…オペアンプ、２９…位相比較器、３１…ＶＣＯ。
Claims (3)
- 【請求項１】 ディジタルデータの記録された記録媒体
から再生した第１の再生信号と、 前記再生信号とクロック信号により、該再生信号をラッ
チして得た第２の再生信号と、 前記第１および第２の再生信号に対応する複数の論理ゲ
ートを、並列に分配した第１，第２の論理ゲート群と、 前記第１，第２の論理ゲートの出力を加算または減算
し、該出力の位相を比較する比較手段と、 前記第１および第２の論理ゲート群の出力を、それぞれ
任意にＯＮ／ＯＦＦ制御するゲート制御手段と、 前記比較手段により得た結果に基づき、前記電圧制御発
振器の発振周波数を制御する制御手段とからなることを
特徴とする再生回路。 - 【請求項２】 ディジタルデータの記録された記録媒体
から再生した再生信号と、 前記再生信号および該再生信号の遅延信号の排他的論理
和を得る第１の手段と、 前記再生信号と電圧制御発振器の発生するクロック信号
により前記再生信号をラッチした再生データとの排他的
論理和を得る第２の手段と、 前記第１および第２の手段の出力を、それぞれ複数の論
理ゲートを並列に分配した論理回路と、 前記論理回路の出力を、それぞれ任意にＯＮ／ＯＦＦ制
御するゲート制御手段と、 前記第１および第２の手段の出力を、加算または減算
し、該出力の位相を比較する第３の手段と、 前記第３の手段により得た結果に基づき、前記電圧制御
発振器の発振周波数を制御する制御手段とからなること
を特徴とする再生回路。 - 【請求項３】 ディジタルデータの記録された記録媒体
から再生した第１の再生信号と、 前記再生信号と電圧制御発振器の発生するクロック信号
により該再生信号をラッチした第２の再生信号と、 前記第１および第２の再生信号の出力に、それぞれ複数
の論理ゲートを並列接続し、いずれか一方は反転出力を
出力する関係にある第１および第２の論理ゲート群と、 前記第１および第２の論理ゲート群の出力を、それぞれ
任意にＯＮ／ＯＦＦ制御するゲート制御手段と、 前記第１および第２の手段の出力を加算し、該出力の位
相を比較する比較手段と、 前記比較手段により得た結果に基づき、前記電圧制御発
振器の発振周波数を制御する制御手段とからなることを
特徴とする再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293235A JPH06150570A (ja) | 1992-10-30 | 1992-10-30 | 再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293235A JPH06150570A (ja) | 1992-10-30 | 1992-10-30 | 再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150570A true JPH06150570A (ja) | 1994-05-31 |
Family
ID=17792185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293235A Withdrawn JPH06150570A (ja) | 1992-10-30 | 1992-10-30 | 再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110932578A (zh) * | 2019-12-31 | 2020-03-27 | 新风光电子科技股份有限公司 | 四象限变频器能量回馈控制电路 |
-
1992
- 1992-10-30 JP JP4293235A patent/JPH06150570A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110932578A (zh) * | 2019-12-31 | 2020-03-27 | 新风光电子科技股份有限公司 | 四象限变频器能量回馈控制电路 |
| CN110932578B (zh) * | 2019-12-31 | 2023-01-10 | 新风光电子科技股份有限公司 | 四象限变频器能量回馈控制电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |