JPH06139376A

JPH06139376A - データフロー型情報処理装置

Info

Publication number: JPH06139376A
Application number: JP28873392A
Authority: JP
Inventors: Riyuuji Miyama; 隆二見山; Shinichi Yoshida; 真一芳田; Soichi Miyata; 宗一宮田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-10-27
Filing date: 1992-10-27
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】この発明は１個以上のメモリを１個以上のデ
ータ駆動型プロセッサで共有できるようなデータフロー
型情報処理装置を提供することを主要な特徴とする。【構成】複数のデータ駆動型プロセッサ２１，２２か
ら出力されたデータパケットはルータ３１によって合流
され、画像メモリ４１に与えられる。画像メモリ４１の
処理結果はルータ３２によって分岐され、それぞれデー
タ駆動型プロセッサ２１，２２に出力され、データ駆動
型プロセッサ２２から出力パケットが出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータフロー型情報処
理装置に関し、特に、１個以上のデータ駆動型プロセッ
サと１個以上のメモリと、これらのデータ駆動型プロセ
ッサとメモリとを接続するためのルータを用いたような
データフロー型情報処理装置に関する。

【０００２】

【従来の技術】図７は従来の映像処理のためのデータ駆
動型プロセッサの構成を示す図である。図７において、
映像処理用のデータ駆動型プロセッサ５１はプロセッサ
番号ＰＥ＃０であって、外部より入力時間順次に付けら
れる世代番号を持つ信号入力パケットが時系列的に入力
される。このデータ駆動型プロセッサ５１には予め設定
された処理内容が記憶されており、その設定内容に基づ
いて処理が進められる。データ駆動型プロセッサ５１か
ら画像メモリ５２に対して、画像メモリ５２の内容の参
照／更新などのアクセスが行なわれた後、処理パケット
がデータ駆動型プロセッサ５１に返される。データ駆動
型プロセッサ５１は、信号入力パケットに対する処理が
終了した後、信号出力パケットを外部へ出力する。

【０００３】図８は図７に示した画像メモリ５２に入力
されるデータパケットのフィールドの構成の一例を示す
図である。図８において、命令コード（ａ）は画像メモ
リ５２に対する処理の内容、たとえば画像メモリ５２の
内容の参照あるいは更新などを示している。世代番号
（ｂ）はデータ駆動型プロセッサ５１に対して入力され
る時点において、入力時系列の順序に従って付けられて
いる識別子である。この世代番号（ｂ）はデータ駆動型
プロセッサ５１においてはデータの待合せの際に利用さ
れる。

【０００４】一方、画像メモリ５２においては、世代番
号（ｂ）に基づいてアクセスすべきアドレスが決定され
る。データ１（ｃ）およびデータ２（ｄ）は命令コード
（ａ）の内容によって解釈されるオペランドデータであ
る。たとえば、命令コード（ａ）が画像メモリ５２に対
する更新を示している場合は、データ１（ｃ）は画像メ
モリ５２に対して書込まれるべきデータである。命令コ
ード（ａ）が画像メモリに対する参照（データを読むこ
と）を示している場合は、データ１（ｃ）は意味を持た
ない。データ２（ｄ）は世代番号（ｂ）で示されるアド
レスを修飾するデータである。データ２（ｄ）の内容を
変えることにより、画像メモリ５２を実際にアクセスす
るアドレスを変えることができる。プロセッサ番号
（ｅ）はこのデータパケットがどのプロセッサ番号のプ
ロセッサで処理されるかを示す識別子である。

【０００５】図９は画像メモリ５２から出力されるデー
タパケットのフィールドの構成の一例を示す図である。
図９において、命令コード（ｆ），世代番号（ｇ）およ
びプロセッサ番号（ｉ）は図８に示す画像メモリ５２へ
の入力データパケットの命令コード（ａ），世代番号
（ｂ）およびプロセッサ番号（ｅ）がそのまま出力され
る。データ１（ｈ）には画像メモリ５２へのアクセス結
果が格納されている。

【０００６】図１０は世代番号（ｂ）の構成をさらに詳
細に示した例を示す図である。図１０に示した例では、
画像メモリ５２の枚数すなわち、フィールドに３ビッ
ト，１画面の垂直方向の解像度すなわちラインに１１ビ
ット，１画面の水平方向の解像度、すなわちピクセルに
１０ビットを割当てた場合を示している。このビット数
の割当ては世代番号（ｂ）に割当てられているビット数
の範囲で、この例では２４ビットの範囲で任意に設定可
能である。

【０００７】図１１は図１０に示した世代番号分割例に
基づいた画像メモリの論理的な構成を示す図である。図
７に示したデータ駆動型プロセッサ５１に対して入力さ
れる時点において、入力時系列の順序に従って付けられ
ている世代番号に基づいて画像メモリ５２をアクセスす
るアドレスを決定すれば、アクセス点は１枚目の画像メ
モリの左上の点から始まって、水平方向にスキャンする
ように移動する。１枚目の画像メモリの右下の点までス
キャンすると、次は２枚目の画像メモリの左上の点にア
クセス点が移動する。一番最後の画像メモリの例では、
８枚目の画像メモリ右下の点までスキャンすると、次は
１枚目の画像メモリの左上の点にアクセス点が戻り、以
下同様のことが繰り返される。

【０００８】図１２は入力信号パケット中のデータフィ
ールドの内容に基づいて、アドレスの修飾を行なう場合
のオフセット修飾子データ２（ｄ）の構成をさらに詳細
に示した例を示す図である。図１２に示した例では、フ
ィールド・オフセットに３ビット，ライン・オフセット
に５ビット，ピクセル・オフセットに４ビットを割当て
た場合を示している。このビット数の割当てはデータ２
（ｄ）に割当てられているビット数の範囲で、この例で
は１２ビットの範囲で任意に設定可能である。各オフセ
ット領域には、それぞれに割当てられたビット幅の符号
付き整数Δｆｄ，Δｌｎ，Δｐｘが格納されている。

【０００９】図１３はオフセット修飾子値を用いて実行
アドレスを決定する方法を説明するための図である。画
像メモリ５２において、図１３に示すように、入力デー
タパケット中の世代番号（ｂ）が示すフィールド・アド
レスＦＤ＃，ライン・アドレスＬＮ＃およびピクセル・
アドレスＰＸ＃に対して、データ２（ｄ）が示すフィー
ルド・オフセットΔｆｄ，ライン・オフセットΔｌｎお
よびピクセル・オフセットΔｐｘをそれぞれ加算した値
を画像メモリ５２をアクセスする際の実行アドレスとさ
れる。

【００１０】図１４は画像メモリをアクセスする際のア
ドレス修飾の方法を説明するための図である。図１４に
おいて、×は画像メモリ５２に入力されたデータパケッ
トの世代番号（ｂ）が指定するアドレスである。このア
ドレスに対して、入力データパケットのデータ２（ｄ）
に設定されているオフセット値を用いてアドレスの修飾
が行なわれる。図１４に示した例では、世代番号（ｂ）
が示すアドレスに対して、同じフィールド内であって、
１ライン前でさらに３ピクセル前のアドレスに対してア
クセスを行なう場合について示している。すなわち、デ
ータ２（ｄ）の各オフセットには、Δｆｄ＝０，Δｌｎ
＝−１，Δｐｘ＝−３が設定されている場合の例を示し
ている。

【００１１】このように、従来の画像メモリ５２は、入
力される世代番号が示すアドレスをデータ２によって修
飾することにより、世代番号が示すアドレスの近傍の映
像信号に対する処理が行なえるように工夫されている。

【００１２】

【発明が解決しようとする課題】ところで、図７に示し
た従来のシステム構成のように、１個のデータ駆動型プ
ロセッサ５１は１個の画像メモリ５２としか接続できな
い。このため、データ駆動型プロセッサ５１で実行させ
ようとする演算の量が多く、１個のデータ駆動型プロセ
ッサ５１では処理能力が不足し、複数のデータ駆動型プ
ロセッサを使用するマルチプロセッサ構成のシステムに
したい場合、画像メモリ５２を共有ができないため、メ
モリの分散を図る必要があり、システム設計が複雑にな
るという欠点がある。

【００１３】しかも、図７に示したシステム構成では、
画像メモリ５２を１個しか使用できないので、画像メモ
リ５２で実行させようとする演算の量が多くなってしま
い、１個の画像メモリ５２では処理能力が不足する場合
であっても、複数の画像メモリを使用して処理の分散を
図ることができないという欠点があった。

【００１４】それゆえに、この発明の主たる目的は、複
数のデータ駆動型プロセッサから出力されたデータパケ
ットを合流または分岐させる機能を持ったルータを使用
し、１個のメモリを１個以上のデータ駆動型プロセッサ
で共有できるようなデータフロー型情報処理装置を提供
することである。

【００１５】

【課題を解決するための手段】請求項１に係る発明は、
データフロープログラムに基づいてデータパケットの処
理を行なうデータフロー型情報処理装置であって、デー
タフロープログラムに基づいてデータパケットの処理を
行なう１個以上の演算処理手段と、１個以上の演算処理
手段によって処理されたデータパケットを記憶するため
の１つの記憶手段と、複数の演算処理手段で処理された
データパケットを１つの記憶手段に記憶させるための経
路を選択する経路選択手段を備えて構成される。

【００１６】請求項２に係る発明は、記憶手段が複数設
けられ、世代番号をアドレスとし、そのアドレスに対し
てデータパケット中のデータの内容に基づいてアドレス
の修飾演算を行なうアドレス修飾演算手段と、アドレス
修飾演算手段によって演算されたアドレスまたはデータ
パケットに含まれる機器番号を分岐条件として入力され
たデータパケットを分岐させる分岐手段とによって経路
選択手段が構成される。

【００１７】

【作用】この発明に係るデータフロー型情報処理装置
は、１個以上の演算処理手段で処理されたデータパケッ
トを経路選択手段によって選択して１つの記憶手段に記
憶させることにより、演算量が多く、１個の演算処理手
段では処理能力が不足する場合に、複数の演算処理手段
を用いて１個の記憶手段をアクセスすることができる。

【００１８】より好ましくは、アドレス修飾演算を行な
った後にデータパケットを分岐させることにより、記憶
手段での処理を複数の記憶手段に分散でき、演算を効率
よく高速に処理できる。

【００１９】

【実施例】図１はこの発明の一実施例の構成を示す概略
ブロック図である。この図１に示した実施例は、１個の
データ駆動型プロセッサ２１，２２で１個の画像メモリ
４１をアクセスできるように構成されている。すなわ
ち、データ駆動型プロセッサ２１にはプロセッサ番号Ｐ
Ｅ＃０が付けられ、データ駆動型プロセッサ２２にはプ
ロセッサ番号ＰＥ＃１が付けられている。データ駆動型
プロセッサ２１には、外部から入力時間順序に付けられ
る世代番号を持つ信号入力パケットが時系列的に入力さ
れる。データ駆動型プロセッサ２１と２２はそれぞれ相
互に直接接続されており、データパケットを相互に送り
合うことができるこようにされている。さらに、データ
駆動型プロセッサ２１，２２から出力されたデータパケ
ットはルータ番号ＲＴ＃０の付されたルータ３１に出力
される。ルータ３１は合流機能を有しており、データ駆
動型プロセッサ２１または２２のどちらからデータパケ
ットが送られてきてもそのデータパケットを画像メモリ
４１に出力する。画像メモリ４１は入力されたデータパ
ケットを演算処理し、ルータ番号ＲＴ＃１が付けられた
ルータ３２に出力する。ルータ３２は分岐機能を有して
おり、画像メモリ４１から送られてきたデータパケット
をデータ駆動型プロセッサ２１または２２のどちらかの
所定のプロセッサに与える。信号入力パケットは、所定
の演算処理がすべて終了すると、データ駆動型プロセッ
サ２２から出力パケットとして外部へ出力される。

【００２０】図２は図１に示したデータ駆動型プロセッ
サ２１の具体的なブロック図である。図１に示したデー
タ駆動型プロセッサ２１は入力端子ＩＢを介して信号入
力パケットが入力され、Ｓ／Ｐ変換器によって２ワード
構成のデータパケットが１ワード構成のデータパケット
にシリアル／パラレル変換される。変換されたデータパ
ケットはデータ合流部２０４に与えられる。また、図１
に示したデータ駆動型プロセッサ２２からデータ駆動型
プロセッサ２１に戻されたデータパケットは入力端子Ｉ
Ａを介してＳ／Ｐ変換器２０３に与えられ、２ワード構
成のデータパケットが１ワード構成のデータパケットに
変換されてデータ合流部２０４に与えられる。データ合
流部２０４で合流されたデータパケットはデータ分岐部
２０５に与えられる。データ分岐部２０５は、このデー
タ駆動型プロセッサ２１で参照しないパケットをデータ
合流部２１４に出力し、参照すべきパケットデータのみ
をデータ合流部２０６に与える。図１に示した画像メモ
リ４１からのパケットデータは入力端子ＩＭを介してＳ
／Ｐ変換器２０１に与えられ、１ワード構成のデータパ
ケットに変換されて直接データ合流部２０６に与えられ
る。

【００２１】データ合流部２０６で合流されたデータパ
ケットはキューバッファ２０９にストアされる。プログ
ラム記憶付発火制御部２１０はデータ駆動型プロセッサ
に特徴的な機能であり、命令コードおよび次命令フェッ
チに必要な行先情報の付け換えを行なうプログラム記憶
部２１１と、処理に必要なデータが揃ったこと（発火）
の検出を行なう発火制御部２１２とを含む。プログラム
記憶付発火制御部２１０で必要なデータの待合せが完了
した命令は、データ分岐部２１３を介して演算制御部２
０８に与えられ、算術，論理演算などが施される。その
演算結果はデータ分岐部２０７で分岐され、データ合流
部２０６を介してキューバッファ２０９に与えられ、パ
ケット流量の揺らぎが吸収され、再びプログラム記憶付
発火制御部２１０に与えられる。これらの機能は環状の
自己同期パイプライン上に、データの処理順序に従って
配置される。

【００２２】演算制御部２０８で演算が終了したデータ
パケットはデータ分岐部２０７で分岐されてデータ合流
部２１４に与えられ、合流された後、データ分岐部２１
５を介してＰ／Ｓ変換部２１６に与えられ、１ワード構
成のパケットが再び２ワード構成に変換されて出力端子
ＯＢを介して図１に示したデータ駆動型プロセッサ２２
に出力される。なお、データ分岐部２１３で分岐された
パケットはデータ合流部２１７からＰ／Ｓ変換部２１８
に与えられ、２ワード構成のパケットに変換された後、
出力端子ＯＭを介して図１に示したルータ３１に出力さ
れる。

【００２３】なお、この実施例では、データ駆動型プロ
セッサ２１の処理に特徴があるわけではないので、その
詳細な説明は省略する。

【００２４】図３は図１に示したルータ３１および３２
の具体的なブロック図である。図３ではルータ３１につ
いて説明する。入力制御部３１１，３１２はルータ３１
の外部から送られてくるデータパケットを取込み、それ
ぞれを分岐部３１３，３１４へ与える。分岐部３１３，
３１４は図１に示したように１個の画像メモリ４１にデ
ータパケットを合流させる必要があるときは、画像メモ
リ３１に接続されている側の合流部３１５または３１６
のいずれか一方にデータパケットを与える。

【００２５】なお、図１に示したルータ３２のようにデ
ータパケットを、２個のデータ駆動型プロセッサ２１，
２２に分岐させる必要があるときには、分岐部３１３，
３１４の分岐条件を、たとえばデータパケット中の図９
におけるプロセッサ番号ｉに示されているプロセッサ番
号の最下位ビットが、「０」のときは合流部３１５へ出
力し、「１」のときは合流部３１６へ出力するように設
定すればよい。

【００２６】分岐部３１３または３１４から与えられた
データパケットは合流部３１５または３１６を介して、
出力制御部３１７または３１８へ送られ、さらに所定の
データ駆動型プロセッサ２１または２２に出力される。

【００２７】なお、上述の実施例では、図１に示したよ
うに２個のデータ駆動型プロセッサ２１，２２を使用す
る場合について説明したが、３個以上のデータ駆動型プ
ロセッサを使用する場合でも、図３に示したルータを組
合わせて使用すれば、複数のデータ駆動型プロセッサか
ら１個の画像メモリにアクセスすることができる。した
がって、データ駆動型プロセッサで処理を実行させよう
とする演算の量が多く、１個のデータ駆動型プロセッサ
では処理能力が不足するような場合でも、複数のデータ
駆動型プロセッサを使用するマルチプロセッサシステム
を容易に構築することができる。

【００２８】図４は、この発明の他の実施例の構成を示
すブロック図である。この図４に示した実施例は４個の
データ駆動型プロセッサ２１，２２，２３および２４を
設けたものであり、それぞれプロセッサ番号ＰＥ＃０，
ＰＥ＃１，ＰＥ＃２およびＰＥ＃３が付けられている。
データ駆動型プロセッサ２１，２４から出力されたパケ
ットデータはルータ３３に与えられ、データ駆動型プロ
セッサ２２，２３で処理されたパケットはルータ３５に
与えられる。ルータ３３，３５にはそれぞれルータ番号
ＲＴ＃０，ＲＴ＃１が付けられ、合流機能と分流機能を
有している。すなわち、ルータ３３はデータ駆動型プロ
セッサ２１，２４で処理されたパケットデータをルータ
３４またはルータ３６に分岐する。同様にして、ルータ
３５はデータ駆動型プロセッサ２２，２３で処理された
パケットデータをルータ３４またはルータ３６に分岐す
る。ルータ３４，３６にはそれぞれルータ番号ＲＴ＃
２，ＲＴ＃３が付けられている。ルータ３４は入力され
たパケットデータを画像メモリ４１または４２に出力
し、ルータ３６はパケットデータを画像メモリ４３また
は４４に分岐する。

【００２９】画像メモリ４１，４２，４３および４４に
はそれぞれメモリ番号ＶＭ＃０，ＶＭ＃１，ＶＭ＃２お
よびＶＭ＃３が付けられている。そして、画像メモリ４
１および４２で処理されたパケットデータはルータ３７
に与えられ、画像メモリ４３および４４で処理されたパ
ケットデータはルータ３９に与えられる。ルータ３７，
３９にはそれぞれルータ番号ＲＴ＃４，ＲＴ５が付けら
れている。ルータ３７は画像メモリ４１または４２で処
理されたパケットデータをルータ３８または４０に分岐
し、ルータ３９は画像メモリ４３または４４で処理され
たパケットデータをルータ３８または４０に分岐する。
ルータ３８，４０にはそれぞれルータ番号ＲＴ＃６，Ｒ
Ｔ７が付けられていて、ルータ３８はいずれかの画像メ
モリからのパケットデータをデータ駆動型プロセッサ２
１または２２に出力し、ルータ４０はいずれかの画像メ
モリで処理されたパケットデータをデータ駆動型プロセ
ッサ２３または２４に出力する。

【００３０】なお、データ駆動型プロセッサ２１で処理
されたパケットデータはデータ駆動型プロセッサ２２に
与えることができるとともに、データ駆動型プロセッサ
２４にも与えることができ、データ駆動型プロセッサ２
２で処理されたけデータはデータ駆動型プロセッサ２３
に出力でき、データ駆動型プロセッサ２３で処理された
パケットデータはデータ駆動型プロセッサ２２に出力で
き、データ駆動型プロセッサ２４で処理されたパケット
データはデータ駆動型プロセッサ２１に出力できるよう
になっている。

【００３１】図４に示した実施例において、図１と同様
にして、外部から入力される信号入力パケットは、たと
えばデータ駆動型プロセッサ２１に入力され、ルータ３
３，３４，画像メモリ４１，ルータ３７，３８に送られ
ている間に演算され、所定の演算処理がすべて終了する
と、データ駆動型プロセッサ２１，２２，２３または２
４において、画像メモリ４１，４２，４３または４４の
いずれかをアクセスする演算処理（メモリの参照または
更新）を行なう場合、データパケットはルータ３３，３
５，３４または３６のうちのいずれか２個のルータを経
由して画像メモリ４１，４２，４３または４４のいずれ
かをアクセスできる。また、いずれの画像メモリからで
も別の画像メモリ演算処理されたデータパケットをルー
タ３７，３８，３９または４０のいずれにも送ることが
できる。

【００３２】図５は図４に示したルータ３３〜３６の詳
細なブロック図である。これらのルータ３４〜３６には
アドレス修飾演算が可能にされており、図４に示したそ
の他のルータ３７〜４０はアドレス修飾演算が不要であ
るため、前述の図３に示したルータを用いることができ
る。

【００３３】図５において、入力制御部２３１，２３２
は、ルータの外部から送られてくるデータパケットを取
込み、それぞれアドレス修飾演算機能付分岐部２３９，
２４０へ出力する。アドレス修飾演算機能付分岐部２３
９，２４０は図８に示したデータパケットフィールドの
内容から、従来例で説明したものと同様にアドレス修飾
演算を行ない、アクセスするべきアドレスを求めるもの
である。アドレス修飾演算機能付分岐部２３９，２４０
から送られるデータパケットは合流部２３５，２３６に
与えられ、さらに出力制御部２３７または２３８を介し
てルータの外部へ出力される。

【００３４】図６は図５に示したアドレス修飾演算機能
付分岐部２３９の具体例を示すブロック図である。図６
において、アドレス修飾演算機能付分岐部２３９はアド
レス修飾演算回路２４１とレジスタ２４２と分岐先判別
回路２４３とＡＮＤゲート２４４，２４５を含む。アド
レス修飾演算回路２４１は、パケットデータに含まれる
世代番号に基づいてアドレス演算を行なう。この演算は
前述の図１３に示したとおりである。演算されたアドレ
スデータはレジスタ２４２にストアされる。分岐先判別
回路２４３は、レジスタ２４２にストアされたデータの
最下位ビットが「１」であるか「０」であるかを判別す
る。分岐先判別回路２４３は、たとえば最下位ビットが
「１」であればＡＮＤゲート２４４を開いてパケットデ
ータを図５に示した合流部２３５に出力し、最下位ビッ
トが「０」であればＡＮＤゲート２４５を開いてパケッ
トデータ合流部２３６に出力する。

【００３５】次に、図５および図６を参照して、アドレ
ス修飾についてより詳細に説明する。たとえば、前述の
図１１に示したような画像メモリの論理的な構成におい
て、フィールド番号０から７までの８個のフィールドに
対して、フィールド番号０（２進数表現の０００），フ
ィールド番号４（２進数表現の１００）のフィールドは
画像メモリ４１に出力し、フィールド番号１（２進数表
現の００１），フィールド番号５（２進数表現の１０
１）は画像メモリ４２に出力し、フィールド番号２（２
進数表現の０１０），フィールド番号６（２進数表現の
１１０）は画像メモリ４３に出力し、フィールド番号３
（２進数表現の０１１），フィールド番号７（２進数表
現の１１１）は画像メモリ４４へデータパケットを送る
ものとする。この場合、ルータ３３，３４に対して図５
におけるアドレス修飾演算機能付分岐部２３９，２４０
の分岐条件を「アドレス修飾後のアクセスすべきアドレ
スのフィールドアドレスの下位２ビット目が「０」のと
きは合流部２３５へ分岐し、「１」のときは合流部２３
６へ分岐する」という条件に設定される。

【００３６】上述の条件において、図６に示したアドレ
ス修飾演算回路２４１は図６に示した世代番号（ｂ）で
示されるアドレスにデータ２（ｄ）で修飾するための演
算を行ない、演算結果をレジスタ２４２にストアする。
そして、分岐先判別回路２４３はフィールドアドレスの
最下位ビットが「０」のときにはＡＮＤゲート２４４を
開き、「１」のときは２４５を開く。その結果、アドレ
ス演算されたデータパケットが合流部２３５または２３
６に出力される。

【００３７】なお、上述の説明では、世代番号（ｂ）を
データ２（ｄ）でアドレス修飾するようにしたが、ライ
ン番号あるいはピクセル番号によってアドレス修飾し、
負荷を分散させるようにしてもよい。

【００３８】一方、画像メモリ４１，４２，４３または
４４からデータパケットを分岐させて、図９におけるプ
ロセッサ番号ｉが示すプロセッサ番号を持つデータ駆動
型プロセッサ２１，２２，２３または２４へ送るために
は、フィールド番号の場合と同じようにプロセッサ番号
ｉの最下位ビットおよび下位２ビット目より判断すれば
前述のような分岐方法を達成できる。

【００３９】

【発明の効果】以上のように、この発明によれば、１個
以上の演算処理手段と１つの記憶手段とを経路選択手段
により接続することにより、１個の記憶手段を１個以上
の演算処理手段で共有できるので、１個の演算処理手段
では処理能力が不足する場合に、複数の演算処理手段を
使用するマルチプロセッサ構成を容易に構築できる。

【００４０】より好ましくは、修飾演算機能を有する経
路選択手段を用いれば、複数の記憶手段を使用でき、記
憶手段で実行させようとする演算の量が多く、１個の記
憶手段では処理能力が不足する場合には、複数の記憶手
段を使用して処理の負荷分散を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例におけるルータを使用した
マルチプロセッサ構成の情報処理装置を示すブロック図
である。

【図２】図１に示したデータ駆動型プロセッサの具体的
なブロック図である。

【図３】図１に示したルータの具体的なブロック図であ
る。

【図４】この発明の他の実施例とブロック図である。

【図５】図４において使用されるアドレス修飾演算機能
付ルータの具体的なブロック図である。

【図６】図５に示したアドレス修飾演算機能付分岐部の
具体的なブロック図である。

【図７】従来例におけるデータ駆動型プロセッサと画像
メモリを使用した情報処理装置を示すブロック図であ
る。

【図８】図７に示した画像メモリに入力されるデータパ
ケットのフィールド構成を示す図である。

【図９】図７に示した画像メモリから出力されるデータ
パケットのフィールド構成を示す図である。

【図１０】世代番号のフィールド構成を示す図である。

【図１１】図１０に示した世代番号の分割例に基づく画
像メモリの論理的な構成例を示す図である。

【図１２】画像メモリに対する入力パケットのうち、デ
ータ２領域のフィールド構成を示す図である。

【図１３】オフセット修飾子値を用いて実行アドレスを
決定する方法を示す図である。

【図１４】画像メモリをアクセスする際のアドレス修飾
の方法を示す図である。

【符号の説明】

２１〜２４データ駆動型プロセッサ３１〜４０ルータ４１〜４４画像メモリ２３１，２３２，３１１，３１２入力制御部２３５，２３６，３１５，３１６合流部２３７，２３８，３１７，３１８出力部２３９，２４０アドレス修飾演算機能付分岐部

Claims

【特許請求の範囲】

【請求項１】データフロープログラムに基づいて、デ
ータパケットの処理を行なうデータフロー型情報処理装
置であって、前記データフロープログラムに基づいて、データパケッ
トの処理を行なう１個以上の演算処理手段、前記１個以上の演算処理手段によって処理されたデータ
パケットを記憶するための１つの記憶手段、および前記
１個以上の演算処理手段で処理されたデータパケットを
前記１つの記憶手段に記憶させるための経路を選択する
経路選択手段を備えた、データフロー型情報処理装置。
【請求項２】前記記憶手段は複数設けられ、前記データパケットは入力時間順序に付けられる世代番
号とデータと機器番号とを含み、前記経路選択手段は、前記世代番号をアドレスとし、そのアドレスに対して前
記データパケット中のデータの内容に基づいてアドレス
の修飾演算を行なうアドレス修飾演算手段と、前記アドレス修飾演算手段によって演算されたアドレス
または前記データパケットに含まれる機器番号を分岐条
件として、前記入力されたデータパケットを分岐させる
分岐手段とを含む、請求項１のデータフロー型情報処理
装置。