JPH0613907A - シグマ‐デルタ変調器 - Google Patents
シグマ‐デルタ変調器Info
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- JPH0613907A JPH0613907A JP5076197A JP7619793A JPH0613907A JP H0613907 A JPH0613907 A JP H0613907A JP 5076197 A JP5076197 A JP 5076197A JP 7619793 A JP7619793 A JP 7619793A JP H0613907 A JPH0613907 A JP H0613907A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
Abstract
(57)【要約】
【目的】 少なくとも２次の第１の段と１次の後続の段
とを有するシグマ‐デルタ変調器を、２次の変調器を１
次の変調器と結合するための回路技術的実現の際に追加
的なアナログ減算器もしくは３つの入力端を有するアナ
ログ減算器を必要としないように構成する。 【構成】 第１の段の量子化されない出力信号がアナロ
グに、また第１の段の量子化された出力信号がディジタ
ルに第２の段に供給される。
とを有するシグマ‐デルタ変調器を、２次の変調器を１
次の変調器と結合するための回路技術的実現の際に追加
的なアナログ減算器もしくは３つの入力端を有するアナ
ログ減算器を必要としないように構成する。 【構成】 第１の段の量子化されない出力信号がアナロ
グに、また第１の段の量子化された出力信号がディジタ
ルに第２の段に供給される。
Description
【０００１】
【産業上の利用分野】本発明はシグマ‐デルタ変調器に
関する。
関する。
【０００２】
【従来の技術】シグマ‐デルタ変調器を有するアナログ
‐ディジタル変換器は他の変換器形式にくらべてアナロ
グ回路技術の費用が少なくてすむ点で優れている。最も
簡単な場合には、すなわち１次のシグマ‐デルタ変調器
に対しては、差入力端を有する積分器、１ビット量子化
のためのコンパレータおよびディジタル‐アナログ変換
のための参照電圧源しか必要とされない。その際に高い
分解能の代わりに高いオーバーサンプリングにより動作
させられ、また後続のディジタル、すなわち非臨界的な
ノイズフィルタのなかで低い分解能の高い周波数の信号
から高い分解能の低い周波数の信号が得られる。その際
に利点は、達成可能な分解能がオーバーサンプリングフ
ァクタおよびノイズフィルタリングにより決定され、他
方においてそれに対して分解能に本質的に影響しないこ
とである。
‐ディジタル変換器は他の変換器形式にくらべてアナロ
グ回路技術の費用が少なくてすむ点で優れている。最も
簡単な場合には、すなわち１次のシグマ‐デルタ変調器
に対しては、差入力端を有する積分器、１ビット量子化
のためのコンパレータおよびディジタル‐アナログ変換
のための参照電圧源しか必要とされない。その際に高い
分解能の代わりに高いオーバーサンプリングにより動作
させられ、また後続のディジタル、すなわち非臨界的な
ノイズフィルタのなかで低い分解能の高い周波数の信号
から高い分解能の低い周波数の信号が得られる。その際
に利点は、達成可能な分解能がオーバーサンプリングフ
ァクタおよびノイズフィルタリングにより決定され、他
方においてそれに対して分解能に本質的に影響しないこ
とである。
【０００３】変調次数を高くする際に分解能はオーバー
サンプリングファクタの倍増あたり６ｄＢだけ上昇す
る。その際に１次の変調器はオーバーサンプリングファ
クタの倍増あたり約９ｄＢの分解能を有する。従って、
２次の変調器ではこの値は約１５ｄＢ、また３次の変調
器では約２１ｄＢである。
サンプリングファクタの倍増あたり６ｄＢだけ上昇す
る。その際に１次の変調器はオーバーサンプリングファ
クタの倍増あたり約９ｄＢの分解能を有する。従って、
２次の変調器ではこの値は約１５ｄＢ、また３次の変調
器では約２１ｄＢである。
【０００４】特にオーディオ分野で２次のシグマ‐デル
タ変調器が広く普及している。それによって、８ｋＨｚ
の帯域幅および１０２４ｋＨｚのサンプリング周波数を
有する音声帯域では約８０ｄＢまたは１３Ｂｉｔの分解
能が得られる。それにくらべて３次のシグマ‐デルタ変
調器によれば、等しい分解能が既に半分のサンプリング
周波数において得られる。電力消費はサンプリング周波
数に比例するので、３次の変調器により別の積分器にも
かかわらず電力が節減され得る。このことはなかんずく
電池作動の装置の場合に有意義である。
タ変調器が広く普及している。それによって、８ｋＨｚ
の帯域幅および１０２４ｋＨｚのサンプリング周波数を
有する音声帯域では約８０ｄＢまたは１３Ｂｉｔの分解
能が得られる。それにくらべて３次のシグマ‐デルタ変
調器によれば、等しい分解能が既に半分のサンプリング
周波数において得られる。電力消費はサンプリング周波
数に比例するので、３次の変調器により別の積分器にも
かかわらず電力が節減され得る。このことはなかんずく
電池作動の装置の場合に有意義である。
【０００５】単一の帰還ループを有する３次のシグマ‐
デルタ変調器は安定性の問題を有し、従ってより低い次
数の安定な変調器のカスケード接続に移行している。１
次のシグマ‐デルタ変調器のカスケード接続は、積分器
出力端における電圧過上昇を回避するためスケーリング
が必要でないという利点を有する。このようなカスケー
ド接続では１次の第１のシグマ‐デルタ変調器の量子化
誤差が後続のものによりディジタルに変換され、また次
いで論理回路網により第１のもののディジタル信号から
差し引かれる。こうして形成された３次のシグマ‐デル
タ変調器の出力信号は、１次の第１のシグマ‐デルタ変
調器に由来し完全に補償され得ないノイズ成分を含んで
いる。
デルタ変調器は安定性の問題を有し、従ってより低い次
数の安定な変調器のカスケード接続に移行している。１
次のシグマ‐デルタ変調器のカスケード接続は、積分器
出力端における電圧過上昇を回避するためスケーリング
が必要でないという利点を有する。このようなカスケー
ド接続では１次の第１のシグマ‐デルタ変調器の量子化
誤差が後続のものによりディジタルに変換され、また次
いで論理回路網により第１のもののディジタル信号から
差し引かれる。こうして形成された３次のシグマ‐デル
タ変調器の出力信号は、１次の第１のシグマ‐デルタ変
調器に由来し完全に補償され得ないノイズ成分を含んで
いる。
【０００６】この観点で２次のシグマ‐デルタ変調器お
よび１次の後続のシグマ‐デルタ変調器のカスケード接
続は確かにより望ましい。しかし、この回路の欠点は、
ディジタル部分でのスケーリングが量子化の後に再び取
り消されなければならないので、アナログ部分の必要な
スケーリングによりノイズが再び高められることであ
る。
よび１次の後続のシグマ‐デルタ変調器のカスケード接
続は確かにより望ましい。しかし、この回路の欠点は、
ディジタル部分でのスケーリングが量子化の後に再び取
り消されなければならないので、アナログ部分の必要な
スケーリングによりノイズが再び高められることであ
る。
【０００７】たとえばL.A.Williams,B.A.Wooley “３次
カスケード化シグマ‐デルタ変調器”、ＩＥＥＥ論文集
・回路およびシステム編、第３８巻、第５号、１９９１
年５月から、２次の変調器および１次の後続の変調器か
ら成り、適当なスケーリングに基づいてこの欠点を有し
ていない３次のカスケード化シグマ‐デルタ変調回路は
公知である。この公知の回路は、入力信号と第１の参照
信号との間の第１の係数をかけられた差が与えられてい
る第１の積分器と、第１の積分器の出力信号と第１の参
照信号との間の第２の係数をかけられた差が与えられて
いる第２の積分器とを含んでいる。さらに、第２の積分
器の出力信号を供給される第１の量子化器と、第１の量
子化器の出力信号を第１の参照信号に変換する第１のデ
ィジタル‐アナログ変換器とが設けられている。さら
に、第３の係数で重み付けられた第２の積分器の出力信
号が、第４の係数をかけられた第１の参照信号から差し
引かれ、またそれにより生じた差が続いて第５の係数に
より乗算される。それから第２の参照信号から差し引か
れる。それにより生じた差は第６の係数で重み付けら
れ、また第３の積分器に供給される。第３の積分器の出
力信号は第２の量子化器に与えられており、その後には
再び第２のディジタル‐アナログ変換器が第２の参照信
号の発生のために接続されている。最後に、両量子化器
の後にさらにそれぞれディジタルフィルタが接続されて
おり、それらの出力信号は互いに差し引かれ、また３次
のシグマ‐デルタ変調器の出力信号を生ずる。
カスケード化シグマ‐デルタ変調器”、ＩＥＥＥ論文集
・回路およびシステム編、第３８巻、第５号、１９９１
年５月から、２次の変調器および１次の後続の変調器か
ら成り、適当なスケーリングに基づいてこの欠点を有し
ていない３次のカスケード化シグマ‐デルタ変調回路は
公知である。この公知の回路は、入力信号と第１の参照
信号との間の第１の係数をかけられた差が与えられてい
る第１の積分器と、第１の積分器の出力信号と第１の参
照信号との間の第２の係数をかけられた差が与えられて
いる第２の積分器とを含んでいる。さらに、第２の積分
器の出力信号を供給される第１の量子化器と、第１の量
子化器の出力信号を第１の参照信号に変換する第１のデ
ィジタル‐アナログ変換器とが設けられている。さら
に、第３の係数で重み付けられた第２の積分器の出力信
号が、第４の係数をかけられた第１の参照信号から差し
引かれ、またそれにより生じた差が続いて第５の係数に
より乗算される。それから第２の参照信号から差し引か
れる。それにより生じた差は第６の係数で重み付けら
れ、また第３の積分器に供給される。第３の積分器の出
力信号は第２の量子化器に与えられており、その後には
再び第２のディジタル‐アナログ変換器が第２の参照信
号の発生のために接続されている。最後に、両量子化器
の後にさらにそれぞれディジタルフィルタが接続されて
おり、それらの出力信号は互いに差し引かれ、また３次
のシグマ‐デルタ変調器の出力信号を生ずる。
【０００８】しかし、このシグマ‐デルタ変調器は、２
次の変調器を１次の変調器と結合するための回路技術的
実現の際に追加的なアナログ減算器もしくは３つの入力
端を有するアナログ減算器が必要とされるという欠点が
ある。
次の変調器を１次の変調器と結合するための回路技術的
実現の際に追加的なアナログ減算器もしくは３つの入力
端を有するアナログ減算器が必要とされるという欠点が
ある。
【０００９】
【発明が解決しようとする課題】本発明の課題は、より
高い次数の変調器および後続の１次の変調器を有するカ
スケード接続されたシグマ‐デルタ変調器であって、上
記の欠点を有していないシグマ‐デルタ変調器を提供す
ることである。
高い次数の変調器および後続の１次の変調器を有するカ
スケード接続されたシグマ‐デルタ変調器であって、上
記の欠点を有していないシグマ‐デルタ変調器を提供す
ることである。
【００１０】
【課題を解決するための手段】この課題は請求項１によ
るシグマ‐デルタ変調器により解決される。本発明の実
施態様は請求項２以下の対象である。
るシグマ‐デルタ変調器により解決される。本発明の実
施態様は請求項２以下の対象である。
【００１１】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１２】図１による本発明によるシグマ‐デルタ変
調器は第１の積分器ＩＮＴ１を含んでおり、その前に減
算器Ｓ１が接続されている。減算器Ｓ１には一方では係
数Ｋ１を有する係数要素を介して入力信号ｘが、また他
方では係数Ｋ２を有する係数要素を介して参照信号ｒｅ
ｆ１が供給される。積分器ＩＮＴ２の前に減算器Ｓ２が
接続されており、その一方の入力端は係数Ｋ３を有する
係数要素を介して積分器ＩＮＴ１の出力端に接続されて
おり、また他方の入力端は係数Ｋ４を有する係数要素を
介して参照信号ｒｅｆ１により駆動される。積分器ＩＮ
Ｔ２の出力端は係数Ｋ５を有する係数要素を介して量子
化器Ｑ１の入力端に接続されている。量子化器Ｑ１の後
に、量子化器Ｑ１の出力信号を参照信号ｒｅｆ１に変換
するディジタル‐アナログ変換器ＤＡＣ１が続いてい
る。
調器は第１の積分器ＩＮＴ１を含んでおり、その前に減
算器Ｓ１が接続されている。減算器Ｓ１には一方では係
数Ｋ１を有する係数要素を介して入力信号ｘが、また他
方では係数Ｋ２を有する係数要素を介して参照信号ｒｅ
ｆ１が供給される。積分器ＩＮＴ２の前に減算器Ｓ２が
接続されており、その一方の入力端は係数Ｋ３を有する
係数要素を介して積分器ＩＮＴ１の出力端に接続されて
おり、また他方の入力端は係数Ｋ４を有する係数要素を
介して参照信号ｒｅｆ１により駆動される。積分器ＩＮ
Ｔ２の出力端は係数Ｋ５を有する係数要素を介して量子
化器Ｑ１の入力端に接続されている。量子化器Ｑ１の後
に、量子化器Ｑ１の出力信号を参照信号ｒｅｆ１に変換
するディジタル‐アナログ変換器ＤＡＣ１が続いてい
る。
【００１３】一方の入力端で係数Ｋ６を有する係数要素
を介して積分器ＩＮＴ２の出力端に接続されており、ま
た他方の入力端で係数Ｋ７を有する係数要素を介して参
照信号ｒｅｆ２により駆動される減算器Ｓ３の後に、積
分器ＩＮＴ３が接続されており、その後に係数Ｋ８を有
する係数要素および量子化器Ｑ２が続いている。両量子
化器Ｑ１およびＱ２の出力は論理回路ＬＯＧにより互い
に加算的に結びつけられる。論理回路ＬＯＧの後に、論
理回路ＬＯＧから出力された信号から参照信号ｒｅｆ２
を発生するディジタル‐アナログ変換器ＤＡＣ２が続い
ている。
を介して積分器ＩＮＴ２の出力端に接続されており、ま
た他方の入力端で係数Ｋ７を有する係数要素を介して参
照信号ｒｅｆ２により駆動される減算器Ｓ３の後に、積
分器ＩＮＴ３が接続されており、その後に係数Ｋ８を有
する係数要素および量子化器Ｑ２が続いている。両量子
化器Ｑ１およびＱ２の出力は論理回路ＬＯＧにより互い
に加算的に結びつけられる。論理回路ＬＯＧの後に、論
理回路ＬＯＧから出力された信号から参照信号ｒｅｆ２
を発生するディジタル‐アナログ変換器ＤＡＣ２が続い
ている。
【００１４】量子化器Ｑ１の後に接続されているディジ
タルフィルタＨ１は、係数Ｋ９を有する係数要素を介し
て量子化器Ｑ１の出力端に接続されている遅延要素Ｄ１
と、後続の遅延要素Ｄ２と、遅延要素Ｄ１およびＤ２の
出力端と接続されている減算器Ｓ４と、それに接続され
ている遅延要素Ｄ３と、減算器Ｓ４および遅延要素Ｄ３
の出力端と接続されている減算器Ｓ５と、量子化器Ｑ１
の出力端に接続されている遅延要素Ｄ４と、減算器Ｓ５
および遅延要素Ｄ４の出力端と接続されている加算器Ａ
１とを含んでいる。ディジタルフィルタＨ２は、係数Ｋ
１０を有する係数要素を介して量子化器Ｑ２の出力端に
接続されている遅延要素Ｄ５と、遅延要素Ｄ５および係
数Ｋ１０を有する係数要素の出力端と接続されている減
算器Ｓ６と、後続の遅延要素Ｄ６と、減算器Ｓ６および
遅延要素Ｄ６の出力端と接続されている減算器Ｓ７とを
有する。最後に、加算器Ａ１および減算器Ｓ７の出力端
と接続されている加算器Ａ２が設けられており、その出
力端に出力信号ｙが生ずる。
タルフィルタＨ１は、係数Ｋ９を有する係数要素を介し
て量子化器Ｑ１の出力端に接続されている遅延要素Ｄ１
と、後続の遅延要素Ｄ２と、遅延要素Ｄ１およびＤ２の
出力端と接続されている減算器Ｓ４と、それに接続され
ている遅延要素Ｄ３と、減算器Ｓ４および遅延要素Ｄ３
の出力端と接続されている減算器Ｓ５と、量子化器Ｑ１
の出力端に接続されている遅延要素Ｄ４と、減算器Ｓ５
および遅延要素Ｄ４の出力端と接続されている加算器Ａ
１とを含んでいる。ディジタルフィルタＨ２は、係数Ｋ
１０を有する係数要素を介して量子化器Ｑ２の出力端に
接続されている遅延要素Ｄ５と、遅延要素Ｄ５および係
数Ｋ１０を有する係数要素の出力端と接続されている減
算器Ｓ６と、後続の遅延要素Ｄ６と、減算器Ｓ６および
遅延要素Ｄ６の出力端と接続されている減算器Ｓ７とを
有する。最後に、加算器Ａ１および減算器Ｓ７の出力端
と接続されている加算器Ａ２が設けられており、その出
力端に出力信号ｙが生ずる。
【００１５】積分器ＩＮＴ１、ＩＮＴ２、ＩＮＴ３は遅
延積分器であり、それらのｚ変換された伝達関数はｚ-1
／１−ｚ-1に等しい。加えて、以下の考察に対して、正
規化された入力信号ｘならびに正規化された参照信号ｒ
ｅｆ１、ｒｅｆ２から出発される。さらに積分器ＩＮＴ
１、ＩＮＴ２、ＩＮＴ３、量子化器Ｑ１、Ｑ２およびデ
ィジタル‐アナログ変換器ＤＡＣ１、ＤＡＣ２は理想的
なものとして考察され、それらの増幅率はそれぞれの係
数要素のそれぞれ先行または後続の係数において顧慮さ
れる。実際の状況へのマッチングはそれによって係数Ｋ
１ないしＫ１０の相応の変更により簡単な仕方で行われ
得る。
延積分器であり、それらのｚ変換された伝達関数はｚ-1
／１−ｚ-1に等しい。加えて、以下の考察に対して、正
規化された入力信号ｘならびに正規化された参照信号ｒ
ｅｆ１、ｒｅｆ２から出発される。さらに積分器ＩＮＴ
１、ＩＮＴ２、ＩＮＴ３、量子化器Ｑ１、Ｑ２およびデ
ィジタル‐アナログ変換器ＤＡＣ１、ＤＡＣ２は理想的
なものとして考察され、それらの増幅率はそれぞれの係
数要素のそれぞれ先行または後続の係数において顧慮さ
れる。実際の状況へのマッチングはそれによって係数Ｋ
１ないしＫ１０の相応の変更により簡単な仕方で行われ
得る。
【００１６】積分器ＩＮＴ１およびＩＮＴ２、量子化器
Ｑ１、ディジタル‐アナログ変換器ＤＡＣ１ならびに減
算器Ｓ１およびＳ２は相応の係数要素と結びついて本発
明によるシグマ‐デルタ変調器の第１の段、すなわち２
次の変調器を形成する。これの後に、第２の段を形成す
る１次の変調器が接続されている。それは相応の係数要
素と結びついた積分器ＩＮＴ３、量子化器Ｑ２、ディジ
タル‐アナログ変換器ＤＡＣ２ならびに減算器Ｓ３から
成っている。その際に第２の段には、量子化前の信号、
すなわち積分器ＩＮＴ２の出力信号と逆変換された量子
化された信号、すなわち参照信号ｒｅｆ１との差から生
ずる第１の段のエラー信号が供給される。冒頭に記載し
た公知のシグマ‐デルタ変調器と異なり、この差は追加
的な減算器または第２の段における３つの入力端を有す
る減算器によっては形成されない。その際に積分器ＩＮ
Ｔ２の出力信号のみが直接に第２の段に供給される。す
なわち、量子化器Ｑ１により量子化された信号はディジ
タル‐アナログ変換器ＤＡＣ１により逆変換されて参照
信号ｒｅｆ１として第２の段に供給はされない。その代
わりにいま量子化された信号は量子化器Ｑ１およびＱ２
の出力端において論理回路ＬＯＧにより加算的に相互に
結びつけられ、また続いてディジタル‐アナログ変換器
ＤＡＣ２により変換される。それによって参照信号ｒｅ
ｆ２は量子化器Ｑ１およびＱ２の出力端における両量子
化信号の逆変換された和に一致する。専らアナログの減
算の代わりにいま全体として、部分的にアナログかつ部
分的にディジタルの減算が行われる。
Ｑ１、ディジタル‐アナログ変換器ＤＡＣ１ならびに減
算器Ｓ１およびＳ２は相応の係数要素と結びついて本発
明によるシグマ‐デルタ変調器の第１の段、すなわち２
次の変調器を形成する。これの後に、第２の段を形成す
る１次の変調器が接続されている。それは相応の係数要
素と結びついた積分器ＩＮＴ３、量子化器Ｑ２、ディジ
タル‐アナログ変換器ＤＡＣ２ならびに減算器Ｓ３から
成っている。その際に第２の段には、量子化前の信号、
すなわち積分器ＩＮＴ２の出力信号と逆変換された量子
化された信号、すなわち参照信号ｒｅｆ１との差から生
ずる第１の段のエラー信号が供給される。冒頭に記載し
た公知のシグマ‐デルタ変調器と異なり、この差は追加
的な減算器または第２の段における３つの入力端を有す
る減算器によっては形成されない。その際に積分器ＩＮ
Ｔ２の出力信号のみが直接に第２の段に供給される。す
なわち、量子化器Ｑ１により量子化された信号はディジ
タル‐アナログ変換器ＤＡＣ１により逆変換されて参照
信号ｒｅｆ１として第２の段に供給はされない。その代
わりにいま量子化された信号は量子化器Ｑ１およびＱ２
の出力端において論理回路ＬＯＧにより加算的に相互に
結びつけられ、また続いてディジタル‐アナログ変換器
ＤＡＣ２により変換される。それによって参照信号ｒｅ
ｆ２は量子化器Ｑ１およびＱ２の出力端における両量子
化信号の逆変換された和に一致する。専らアナログの減
算の代わりにいま全体として、部分的にアナログかつ部
分的にディジタルの減算が行われる。
【００１７】両段の後にそれぞれディジタルフィルタＨ
１またはＨ２が接続されている。その際にディジタルフ
ィルタＨ１は、係数Ｋ９をかけられ３回遅延させられた
量子化器Ｑ１の出力信号と、２倍された負の係数Ｋ９を
かけられ２回遅延させられた量子化器Ｑ１の出力信号
と、係数Ｋ９プラス１をかけられ１回遅延させられた量
子化器Ｑ１の出力信号との和を形成する。すなわち一般
にディジタルフィルタＨ１はｚ変換された伝達関数Ｈ１
＝ｚ-1＋Ｋ９・（１−ｚ-1）2 ・ｚ-1により記述され得
る。ディジタルフィルタＨ２は本実施例では、２回遅延
させられた量子化器Ｑ１の出力信号と、２倍された負の
１回遅延させられた量子化器Ｑ２の出力信号と、遅延さ
せられない量子化器Ｑ２の出力信号との係数Ｋ１０をか
けられた和を形成する。それによってディジタルフィル
タＨ２の伝達関数Ｈ２はＫ１０・（１−ｚ-1）2 に等し
い。
１またはＨ２が接続されている。その際にディジタルフ
ィルタＨ１は、係数Ｋ９をかけられ３回遅延させられた
量子化器Ｑ１の出力信号と、２倍された負の係数Ｋ９を
かけられ２回遅延させられた量子化器Ｑ１の出力信号
と、係数Ｋ９プラス１をかけられ１回遅延させられた量
子化器Ｑ１の出力信号との和を形成する。すなわち一般
にディジタルフィルタＨ１はｚ変換された伝達関数Ｈ１
＝ｚ-1＋Ｋ９・（１−ｚ-1）2 ・ｚ-1により記述され得
る。ディジタルフィルタＨ２は本実施例では、２回遅延
させられた量子化器Ｑ１の出力信号と、２倍された負の
１回遅延させられた量子化器Ｑ２の出力信号と、遅延さ
せられない量子化器Ｑ２の出力信号との係数Ｋ１０をか
けられた和を形成する。それによってディジタルフィル
タＨ２の伝達関数Ｈ２はＫ１０・（１−ｚ-1）2 に等し
い。
【００１８】好ましくは係数Ｋ１、Ｋ２、Ｋ３、Ｋ４、
Ｋ６、Ｋ７、Ｋ９およびＫ１０は、係数が入力信号ｘの
最大絶対値ｖｘと参照信号ｒｅｆ１との比により乗算さ
れた定数ａの逆数値に等しいように選定される。その際
に参照信号ｒｅｆ１およびｒｅｆ２の絶対値は等大であ
る。係数Ｋ２はその際に定数ａの逆数値に等しい。係数
Ｋ３およびＫ４に対してはそれぞれ定数ａと定数ｂとの
比に等しい、または定数ｂの２倍された逆数値に等しい
値が生ずる。さらに係数Ｋ６は定数ｂと定数ｄと定数ｃ
の逆数値との積に等しく、また係数Ｋ７は定数ｃの２倍
された逆数値に等しい。最後に係数Ｋ９は定数ｄの逆数
値マイナス１に等しく、また係数Ｋ１０は定数ｄの逆数
値に等しい。定数ａ、ｂ、ｃはその際にたとえば積分器
ＩＮＴ１、ＩＮＴ２、ＩＮＴ３の減衰係数に一致してお
り、また定数ｄは選定可能な安定化係数を形成する。式
で表せば、このことは下記のようになる： Ｋ１＝ｖｒｅｆ／（ａ×ｖｘ） Ｋ２＝１／ａ Ｋ３＝ａ／ｂ Ｋ４＝２／ｂ Ｋ６＝（ｂ×ｄ）／ｃ Ｋ７＝２／ｃ Ｋ９＝（１／ｄ）−１ Ｋ１０＝１／ｄ
Ｋ６、Ｋ７、Ｋ９およびＫ１０は、係数が入力信号ｘの
最大絶対値ｖｘと参照信号ｒｅｆ１との比により乗算さ
れた定数ａの逆数値に等しいように選定される。その際
に参照信号ｒｅｆ１およびｒｅｆ２の絶対値は等大であ
る。係数Ｋ２はその際に定数ａの逆数値に等しい。係数
Ｋ３およびＫ４に対してはそれぞれ定数ａと定数ｂとの
比に等しい、または定数ｂの２倍された逆数値に等しい
値が生ずる。さらに係数Ｋ６は定数ｂと定数ｄと定数ｃ
の逆数値との積に等しく、また係数Ｋ７は定数ｃの２倍
された逆数値に等しい。最後に係数Ｋ９は定数ｄの逆数
値マイナス１に等しく、また係数Ｋ１０は定数ｄの逆数
値に等しい。定数ａ、ｂ、ｃはその際にたとえば積分器
ＩＮＴ１、ＩＮＴ２、ＩＮＴ３の減衰係数に一致してお
り、また定数ｄは選定可能な安定化係数を形成する。式
で表せば、このことは下記のようになる： Ｋ１＝ｖｒｅｆ／（ａ×ｖｘ） Ｋ２＝１／ａ Ｋ３＝ａ／ｂ Ｋ４＝２／ｂ Ｋ６＝（ｂ×ｄ）／ｃ Ｋ７＝２／ｃ Ｋ９＝（１／ｄ）−１ Ｋ１０＝１／ｄ
【００１９】さらに係数Ｋ５およびＫ８に対しては Ｋ５＝ｂ Ｋ８＝ｃ が生じ、その際にそれはコンパレータのなかに含まれて
いる純粋に計算された量である。
いる純粋に計算された量である。
【００２０】例として、ディジタル‐アナログ変換器Ｄ
ＡＣ１が値＋１Ｖ、−１Ｖを、またディジタル‐アナロ
グ変換器ＤＡＣ２が値＋１Ｖ、０、−１Ｖを発生すると
仮定する。入力信号ｘはその際に−２Ｖと＋２Ｖとの間
の値をとる。このことは、入力信号ｘの最大絶対値が２
に等しく、また参照信号ｒｅｆ１、ｒｅｆ２のそれが１
に等しいこと、すなわちｖｘ＝２、ｖｒｅｆ１＝１かつ
ｖｒｅｆ２＝１であることを意味する。これからいま係
数Ｋ１＝０．２５、係数Ｋ２、Ｋ３、Ｋ４＝０．５、係
数Ｋ６、Ｋ７、Ｋ９＝１、定数Ｋ８、Ｋ１０＝２また係
数Ｋ５＝４となる。
ＡＣ１が値＋１Ｖ、−１Ｖを、またディジタル‐アナロ
グ変換器ＤＡＣ２が値＋１Ｖ、０、−１Ｖを発生すると
仮定する。入力信号ｘはその際に−２Ｖと＋２Ｖとの間
の値をとる。このことは、入力信号ｘの最大絶対値が２
に等しく、また参照信号ｒｅｆ１、ｒｅｆ２のそれが１
に等しいこと、すなわちｖｘ＝２、ｖｒｅｆ１＝１かつ
ｖｒｅｆ２＝１であることを意味する。これからいま係
数Ｋ１＝０．２５、係数Ｋ２、Ｋ３、Ｋ４＝０．５、係
数Ｋ６、Ｋ７、Ｋ９＝１、定数Ｋ８、Ｋ１０＝２また係
数Ｋ５＝４となる。
【００２１】出力信号ｙのｚ変換Ｙ（ｚ）に対してはそ
れによって入力信号ｘのｚ変換Ｘ（ｚ）および量子化器
Ｑ２の量子化雑音のｚ変換Ｎ2 （ｚ）に関係して下式が
生ずる： Ｙ（ｚ）＝ｚ-3・ｘ（ｚ）＋（１−ｚ-1）3 ・Ｎ2 （ｚ）
れによって入力信号ｘのｚ変換Ｘ（ｚ）および量子化器
Ｑ２の量子化雑音のｚ変換Ｎ2 （ｚ）に関係して下式が
生ずる： Ｙ（ｚ）＝ｚ-3・ｘ（ｚ）＋（１−ｚ-1）3 ・Ｎ2 （ｚ）
【００２２】この式の置換により、またはそれぞれ所与
の条件への係数Ｋ１ないしＫ１０のマッチングにより、
さまざまな実施例が達成される。さらに、別の積分器Ｉ
ＮＴｎの前置により相応の減算器Ｓｎおよび係数要素Ｋ
Ｖｎ、ＫＲｎと結びついて、第１の段の次数を高くする
ことが可能である。
の条件への係数Ｋ１ないしＫ１０のマッチングにより、
さまざまな実施例が達成される。さらに、別の積分器Ｉ
ＮＴｎの前置により相応の減算器Ｓｎおよび係数要素Ｋ
Ｖｎ、ＫＲｎと結びついて、第１の段の次数を高くする
ことが可能である。
【００２３】図２に示されているスイッチド‐キャパシ
タ技術で実現される本発明によるシグマ‐デルタ変調器
の実現例では、演算増幅器ＯＰ１が設けられている。そ
の際出力端と反転入力端との間にキャパシタンスＣ１を
介して帰還結合されており、またその非反転入力端が基
準電位に接続されている。演算増幅器ＯＰ１の反転入力
端はさらにスイッチＯ１を介してキャパシタンスＣ２の
端子に接続可能である。キャパシタンスＣ２の他方の端
子には、一方ではスイッチＥ１を介して入力信号ｘが、
また他方ではスイッチＯ２を介して基準電位が接続可能
である。基準電位と、さらに２つのキャパシタンスＣ３
およびＣ４のそれぞれ端子と接続されているキャパシタ
ンスＣ２の一方の端子との間に、スイッチＥ２が接続さ
れている。キャパシタンスＣ３の他方の端子は一方では
スイッチＥ３およびそれに対して並列に接続されている
スイッチＬ１を介して参照電位ＶＲと、また他方ではス
イッチＯ３およびそれに対して直列に接続されているス
イッチＭ１を介して基準電位と結合可能である。キャパ
シタンスＣ４の他方の端子はスイッチＬ２およびスイッ
チＯ４の直列回路を介して参照電位ＶＲと、またスイッ
チＥ４およびスイッチＭ２の並列回路を介して基準電位
に接続可能である。
タ技術で実現される本発明によるシグマ‐デルタ変調器
の実現例では、演算増幅器ＯＰ１が設けられている。そ
の際出力端と反転入力端との間にキャパシタンスＣ１を
介して帰還結合されており、またその非反転入力端が基
準電位に接続されている。演算増幅器ＯＰ１の反転入力
端はさらにスイッチＯ１を介してキャパシタンスＣ２の
端子に接続可能である。キャパシタンスＣ２の他方の端
子には、一方ではスイッチＥ１を介して入力信号ｘが、
また他方ではスイッチＯ２を介して基準電位が接続可能
である。基準電位と、さらに２つのキャパシタンスＣ３
およびＣ４のそれぞれ端子と接続されているキャパシタ
ンスＣ２の一方の端子との間に、スイッチＥ２が接続さ
れている。キャパシタンスＣ３の他方の端子は一方では
スイッチＥ３およびそれに対して並列に接続されている
スイッチＬ１を介して参照電位ＶＲと、また他方ではス
イッチＯ３およびそれに対して直列に接続されているス
イッチＭ１を介して基準電位と結合可能である。キャパ
シタンスＣ４の他方の端子はスイッチＬ２およびスイッ
チＯ４の直列回路を介して参照電位ＶＲと、またスイッ
チＥ４およびスイッチＭ２の並列回路を介して基準電位
に接続可能である。
【００２４】演算増幅器ＯＰ１の出力端とキャパシタン
スＣ５の端子との間にスイッチＥ５が接続されている。
キャパシタンスＣ５の一方の端子と基準電位との間にさ
らにスイッチＯ５が接続されている。キャパシタンスＣ
５の他方の端子は一方ではキャパシタンスＣ６およびＣ
７のそれぞれ端子と接続されており、また他方ではスイ
ッチＯ６を介して演算増幅器ＯＰ２の非反転入力端と、
またスイッチＥ６を介して基準電位と結合可能である。
非反転入力端で基準電位に接続されている演算増幅器Ｏ
Ｐ２はキャパシタンスＣ８を介して出力端と反転入力端
との間で帰還結合されている。キャパシタンスＣ６の他
方の端子は一方では２つの並列に接続されているスイッ
チＥ７およびＬ３を介して参照電位ＶＲと、また他方で
は２つの直列に接続されているスイッチＯ７およびＭ３
を介して基準電位と結合可能である。キャパシタンスＣ
７の他方の端子はスイッチＯ８およびスイッチＬ４の直
列回路を介して参照電位ＶＲに、またスイッチＥ８およ
びスイッチＭ４の並列回路を介して基準電位に接続可能
である。
スＣ５の端子との間にスイッチＥ５が接続されている。
キャパシタンスＣ５の一方の端子と基準電位との間にさ
らにスイッチＯ５が接続されている。キャパシタンスＣ
５の他方の端子は一方ではキャパシタンスＣ６およびＣ
７のそれぞれ端子と接続されており、また他方ではスイ
ッチＯ６を介して演算増幅器ＯＰ２の非反転入力端と、
またスイッチＥ６を介して基準電位と結合可能である。
非反転入力端で基準電位に接続されている演算増幅器Ｏ
Ｐ２はキャパシタンスＣ８を介して出力端と反転入力端
との間で帰還結合されている。キャパシタンスＣ６の他
方の端子は一方では２つの並列に接続されているスイッ
チＥ７およびＬ３を介して参照電位ＶＲと、また他方で
は２つの直列に接続されているスイッチＯ７およびＭ３
を介して基準電位と結合可能である。キャパシタンスＣ
７の他方の端子はスイッチＯ８およびスイッチＬ４の直
列回路を介して参照電位ＶＲに、またスイッチＥ８およ
びスイッチＭ４の並列回路を介して基準電位に接続可能
である。
【００２５】最後に演算増幅器ＯＰ２の出力端はスイッ
チＥ９を介して、量子化器Ｑ１を図１に相応して形成す
るコンパレータＣＯ１の入力端と結合可能である。これ
の後に再びディジタルフィルタＨ１が接続されている。
チＥ９を介して、量子化器Ｑ１を図１に相応して形成す
るコンパレータＣＯ１の入力端と結合可能である。これ
の後に再びディジタルフィルタＨ１が接続されている。
【００２６】後続の第２の段は、非反転入力端で基準電
位に接続されており、また出力端と反転入力端との間を
キャパシタンスＣ８を介して帰還結合されている演算増
幅器ＯＰ３を含んでいる。演算増幅器ＯＰ３の反転入力
端はさらにスイッチＯ９を介してキャパシタンスＣ１０
の一方の端子と結合可能であり、またこれの他方の端子
は一方ではスイッチＥ１０を介して演算増幅器ＯＰ２の
出力端に、また他方ではスイッチＯ１０を介して基準電
位に接続可能である。キャパシタンスＣ１０の前記一方
の端子はさらに一方ではスイッチＥ１１を介して基準電
位と結合可能であり、また他方では２つのキャパシタン
スＣ１１およびＣ１２のそれぞれ端子と接続されてい
る。キャパシタンスＣ１１の他方の端子は一方ではスイ
ッチＥ１２、スイッチＭ５およびスイッチＮ１の並列回
路を介して基準電位に、また他方ではスイッチＯ１１、
スイッチＬ５およびスイッチＰ１の直列回路を介して参
照電位ＶＲに接続可能である。キャパシタンスＣ１２の
他方の端子はスイッチＯ１２、スイッチＭ６およびスイ
ッチＮ２の直列回路を介して基準電位と、またスイッチ
Ｅ１３、スイッチＬ６およびスイッチＰ２の並列回路を
介して参照電位ＶＲと結合可能である。
位に接続されており、また出力端と反転入力端との間を
キャパシタンスＣ８を介して帰還結合されている演算増
幅器ＯＰ３を含んでいる。演算増幅器ＯＰ３の反転入力
端はさらにスイッチＯ９を介してキャパシタンスＣ１０
の一方の端子と結合可能であり、またこれの他方の端子
は一方ではスイッチＥ１０を介して演算増幅器ＯＰ２の
出力端に、また他方ではスイッチＯ１０を介して基準電
位に接続可能である。キャパシタンスＣ１０の前記一方
の端子はさらに一方ではスイッチＥ１１を介して基準電
位と結合可能であり、また他方では２つのキャパシタン
スＣ１１およびＣ１２のそれぞれ端子と接続されてい
る。キャパシタンスＣ１１の他方の端子は一方ではスイ
ッチＥ１２、スイッチＭ５およびスイッチＮ１の並列回
路を介して基準電位に、また他方ではスイッチＯ１１、
スイッチＬ５およびスイッチＰ１の直列回路を介して参
照電位ＶＲに接続可能である。キャパシタンスＣ１２の
他方の端子はスイッチＯ１２、スイッチＭ６およびスイ
ッチＮ２の直列回路を介して基準電位と、またスイッチ
Ｅ１３、スイッチＬ６およびスイッチＰ２の並列回路を
介して参照電位ＶＲと結合可能である。
【００２７】図１による量子化器Ｑ２を形成するコンパ
レータＣＯ２の入力端と演算増幅器ＯＰ３の出力端との
間にスイッチＥ１４が設けられており、またコンパレー
タＣＯ２の後にフィルタＨ２が接続されている。両ディ
ジタルフィルタＨ１およびＨ２の出力端は、図１で既に
説明したように、加算器Ａ２に導かれている。
レータＣＯ２の入力端と演算増幅器ＯＰ３の出力端との
間にスイッチＥ１４が設けられており、またコンパレー
タＣＯ２の後にフィルタＨ２が接続されている。両ディ
ジタルフィルタＨ１およびＨ２の出力端は、図１で既に
説明したように、加算器Ａ２に導かれている。
【００２８】すべてのスイッチは制御可能なスイッチで
あり、その際にスイッチＥ１ないしＥ１４はクロック信
号の相により、またスイッチＯ１ないしＯ１２はこのク
ロック信号の他方の相により制御される。さらにスイッ
チＬ１ないしＬ６はコンパレータＣＯ１の出力信号によ
り、またスイッチＭ１ないしＭ６はその反転された出力
信号により制御される。最後にスイッチＰ１およびＰ２
ならびにスイッチＮ１およびＮ２はコンパレータＣＯ２
の出力信号または反転された出力信号により駆動され
る。キャパシタンスＣ１、Ｃ８およびＣ９に対する１に
等しい正規化された値から出発すると、キャパシタンス
Ｃ２に対しては値Ｋ１が、キャパシタンスＣ３およびＣ
４に対しては値Ｋ２が、キャパシタンスＣ５に対しては
値Ｋ３が、またキャパシタンスＣ６およびＣ７に対して
は値Ｋ４が生ずる。従ってキャパシタンスＣ１０に対し
ては値Ｋ６が、またキャパシタンスＣ１１およびＣ１２
に対しては値Ｋ７が予定されている。その際に図１から
の係数Ｋ５およびＫ８の値は両コンパレータＣＯ１およ
びＣＯ２により与えられている計算による値を表す。さ
らに参照電圧ＶＲは、それが入力信号ｘの最大値に等し
いように選定されている。
あり、その際にスイッチＥ１ないしＥ１４はクロック信
号の相により、またスイッチＯ１ないしＯ１２はこのク
ロック信号の他方の相により制御される。さらにスイッ
チＬ１ないしＬ６はコンパレータＣＯ１の出力信号によ
り、またスイッチＭ１ないしＭ６はその反転された出力
信号により制御される。最後にスイッチＰ１およびＰ２
ならびにスイッチＮ１およびＮ２はコンパレータＣＯ２
の出力信号または反転された出力信号により駆動され
る。キャパシタンスＣ１、Ｃ８およびＣ９に対する１に
等しい正規化された値から出発すると、キャパシタンス
Ｃ２に対しては値Ｋ１が、キャパシタンスＣ３およびＣ
４に対しては値Ｋ２が、キャパシタンスＣ５に対しては
値Ｋ３が、またキャパシタンスＣ６およびＣ７に対して
は値Ｋ４が生ずる。従ってキャパシタンスＣ１０に対し
ては値Ｋ６が、またキャパシタンスＣ１１およびＣ１２
に対しては値Ｋ７が予定されている。その際に図１から
の係数Ｋ５およびＫ８の値は両コンパレータＣＯ１およ
びＣＯ２により与えられている計算による値を表す。さ
らに参照電圧ＶＲは、それが入力信号ｘの最大値に等し
いように選定されている。
【００２９】図２によるシグマ‐デルタ変調器は、第２
の段のディジタル‐アナログ変換器が、既に第１の段の
ディジタル‐アナログ変換器において生じた２つの値、
すなわち参照電圧ＶＲの正の値および負の値のみをとる
参照信号とならんで、値０のみを発生すればよいように
構成されている。スイッチド‐キャパシタ技術による本
シグマ‐デルタ変調器では両ディジタル‐アナログ変換
器は参照電圧ＶＲを発生する単一の参照電圧源と、それ
ぞれ対応付けられているスイッチとにより実現される。
第１の段のディジタル‐アナログ変換器に対してはこれ
らはスイッチＬ１ないしＬ４およびＭ１ないしＭ４であ
る。第２の段のディジタル‐アナログ変換器ではそれに
加えてスイッチＰ１およびＰ２ならびにＮ１およびＮ２
が設けられている。両量子化器、すなわち両コンパレー
タＣＯ１およびＣＯ２の出力信号の論理的結びつけは同
じく、追加的に第２の段のディジタル‐アナログ変換器
において使用されるスイッチにより行われる。これらは
スイッチＬ５、Ｌ６、Ｍ５およびＭ６である。
の段のディジタル‐アナログ変換器が、既に第１の段の
ディジタル‐アナログ変換器において生じた２つの値、
すなわち参照電圧ＶＲの正の値および負の値のみをとる
参照信号とならんで、値０のみを発生すればよいように
構成されている。スイッチド‐キャパシタ技術による本
シグマ‐デルタ変調器では両ディジタル‐アナログ変換
器は参照電圧ＶＲを発生する単一の参照電圧源と、それ
ぞれ対応付けられているスイッチとにより実現される。
第１の段のディジタル‐アナログ変換器に対してはこれ
らはスイッチＬ１ないしＬ４およびＭ１ないしＭ４であ
る。第２の段のディジタル‐アナログ変換器ではそれに
加えてスイッチＰ１およびＰ２ならびにＮ１およびＮ２
が設けられている。両量子化器、すなわち両コンパレー
タＣＯ１およびＣＯ２の出力信号の論理的結びつけは同
じく、追加的に第２の段のディジタル‐アナログ変換器
において使用されるスイッチにより行われる。これらは
スイッチＬ５、Ｌ６、Ｍ５およびＭ６である。
【００３０】最後に係数Ｋ１、Ｋ２、Ｋ３およびＫ４＝
０．５、係数Ｋ６、Ｋ７およびＫ９＝１、係数Ｋ８およ
びＫ１０＝２、また係数Ｋ５＝４に選ばれている。それ
によってキャパシタンスＣ１、Ｃ８、Ｃ９にくらべてキ
ャパシタンスＣ２ないしＣ７に対しては半分の値が、ま
たキャパシタンスＣ１０ないしＣ１２に対しては２倍の
値が生ずる。
０．５、係数Ｋ６、Ｋ７およびＫ９＝１、係数Ｋ８およ
びＫ１０＝２、また係数Ｋ５＝４に選ばれている。それ
によってキャパシタンスＣ１、Ｃ８、Ｃ９にくらべてキ
ャパシタンスＣ２ないしＣ７に対しては半分の値が、ま
たキャパシタンスＣ１０ないしＣ１２に対しては２倍の
値が生ずる。
【図１】本発明によるシグマ‐デルタ変調器の一般的な
実施例のブロック図。
実施例のブロック図。
【図２】スイッチド‐キャパシタ技術によるその回路技
術的実現を示す回路図。
術的実現を示す回路図。
ＤＡＣ ディジタル‐アナログ変換器 Ｈ ディジタルフィルタ ＩＮＴ 積分器 Ｋ 係数 ＬＯＧ 論理回路 Ｑ 量子化器 ｒｅｆ 参照信号 ｘ 入力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルードルフ コツホ ドイツ連邦共和国 8024 オーバーハツヒ ング プフアラー‐ホブマイル‐ヴエーク 13
Claims (4)
- 【請求項１】 第１の係数（Ｋ１）をかけられた入力信
号（ｘ）と第２の係数（Ｋ２）をかけられた第１の参照
信号（ｒｅｆ１）との間の差が与えられている第１の積
分器（ＩＮＴ１）と、 第３の係数（Ｋ３）をかけられた第１の積分器（ＩＮＴ
１）の出力信号と第４の係数（Ｋ４）をかけられた第１
の参照信号（ｒｅｆ１）との間の差が与えられている第
２の積分器（ＩＮＴ２）と、 第５の係数（Ｋ５）をかけられた第２の積分器（ＩＮＴ
２）の出力信号が与えられている第１の量子化器（Ｑ
１）と、 第１の量子化器（Ｑ１）の出力信号を第１の参照信号
（ｒｅｆ１）に変換する第１のディジタル‐アナログ変
換器（ＤＡＣ１）と、 第６の係数（Ｋ６）をかけられた第２の積分器（ＩＮＴ
２）の出力信号と第７の係数（Ｋ７）をかけられた第２
の参照信号（ｒｅｆ２）との間の差が与えられている第
３の積分器（ＩＮＴ３）と、 第８の係数（Ｋ８）をかけられた第３の積分器（ＩＮＴ
３）の出力信号が与えられている第２の量子化器（Ｑ
２）と、 第１および第２の量子化器（Ｑ１、Ｑ２）の出力信号を
互いに加算する論理回路（ＬＯＧ）と、 論理回路（ＬＯＧ）の出力信号を第２の参照信号（ｒｅ
ｆ２）に変換する第２のディジタル‐アナログ変換器
（ＤＡＣ２）と、 第１の量子化器（Ｑ１）の後に接続されている第１のデ
ィジタルフィルタ（Ｈ１）および第２の量子化器（Ｑ
２）の後に接続されている第２のディジタルフィルタ
（Ｈ２）とを含んでおり、両ディジタルフィルタの出力
信号が互いに加算されることを特徴とするシグマ‐デル
タ変調器。 - 【請求項２】 第１のディジタルフィルタ（Ｈ１）が、
第９の係数（Ｋ９）をかけられ３回遅延させられた第１
の量子化器（Ｑ１）の出力信号と、２倍された負の第９
の係数（Ｋ９）をかけられ２回遅延させられた第１の量
子化器（Ｑ１）の出力信号と、第９の係数（Ｋ９）プラ
ス１をかけられ１回遅延させられた第１の量子化器（Ｑ
１）の出力信号との和を形成し、また第２のディジタル
フィルタ（Ｈ２）が、２回遅延させられた第２の量子化
器（Ｑ２）の出力信号と、２倍された負の１回遅延させ
られた第２の量子化器（Ｑ２）の出力信号と、遅延させ
られない第２の量子化器（Ｑ２）の出力信号との、第１
０の係数（Ｋ１０）をかけられた和を形成することを特
徴とする請求項１記載のシグマ‐デルタ変調器。 - 【請求項３】 第１の係数（Ｋ１）が入力信号（ｘ）の
最大の絶対値と第１の参照信号（ｒｅｆ１）との比を乗
算された第１の定数の逆数に等しく、 第２の係数（Ｋ２）が第１の定数の逆数に等しく、 第３の係数（Ｋ３）が第１の定数と第２の定数との比に
等しく、 第４の係数（Ｋ４）が第２の定数の２倍された逆数に等
しく、 第６の係数（Ｋ６）が第２の定数と第４の定数と第３の
定数の逆数との積に等しく、 第７の係数が第３の定数の２倍された逆数に等しく、 第９の係数が第４の定数の逆数マイナス１に等しく、 第１０の係数が第４の定数の逆数に等しく、 両参照信号（ｒｅｆ１、ｒｅｆ２）の最大の絶対値が等
しい大きさであることを特徴とする請求項２記載のシグ
マ‐デルタ変調器。 - 【請求項４】 第１の積分器（ＩＮＴ１）の前に、それ
ぞれ別の係数（ＫＶ、ＫＲ）をかけられた入力信号と第
１の参照信号（ｒｅｆ１）との差が供給される少なくと
も１つの別の積分器（ＩＮＴＺ）が接続されていること
を特徴とする請求項１ないし３の１つに記載のシグマ‐
デルタ変調器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92104317A EP0559944B1 (de) | 1992-03-12 | 1992-03-12 | Sigma-Delta-Modulator |
| AT92104317.0 | 1992-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613907A true JPH0613907A (ja) | 1994-01-21 |
| JP3179929B2 JP3179929B2 (ja) | 2001-06-25 |
Family
ID=8209430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07619793A Expired - Fee Related JP3179929B2 (ja) | 1992-03-12 | 1993-03-10 | シグマ‐デルタ変調器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5298900A (ja) |
| EP (1) | EP0559944B1 (ja) |
| JP (1) | JP3179929B2 (ja) |
| DE (1) | DE59205500D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446460A (en) * | 1993-11-03 | 1995-08-29 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
| US5442354A (en) * | 1993-08-26 | 1995-08-15 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
| US5574452A (en) * | 1994-02-15 | 1996-11-12 | Rockwell International Corporation | Single bit bandpass analog-to-digital converter |
| US5585802A (en) * | 1994-11-02 | 1996-12-17 | Advanced Micro Devices, Inc. | Multi-stage digital to analog conversion circuit and method |
| US5598158A (en) * | 1994-11-02 | 1997-01-28 | Advanced Micro Devices, Inc. | Digital noise shaper circuit |
| US5579004A (en) * | 1994-11-02 | 1996-11-26 | Advanced Micro Devices, Inc. | Digital interpolation circuit for a digital-to-analog converter circuit |
| US5646621A (en) * | 1994-11-02 | 1997-07-08 | Advanced Micro Devices, Inc. | Delta-sigma ADC with multi-stage decimation filter and gain compensation filter |
| US5621675A (en) * | 1994-11-02 | 1997-04-15 | Advanced Micro Devices, Inc. | Digital decimation and compensation filter system |
| US5648779A (en) * | 1994-12-09 | 1997-07-15 | Advanced Micro Devices, Inc. | Sigma-delta modulator having reduced delay from input to output |
| US5736950A (en) * | 1995-01-31 | 1998-04-07 | The United States Of America As Represented By The Secretary Of The Navy | Sigma-delta modulator with tunable signal passband |
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