JPS62239618A - 符号化装置 - Google Patents

符号化装置

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JPS62239618A
JPS62239618A JP62082234A JP8223487A JPS62239618A JP S62239618 A JPS62239618 A JP S62239618A JP 62082234 A JP62082234 A JP 62082234A JP 8223487 A JP8223487 A JP 8223487A JP S62239618 A JPS62239618 A JP S62239618A
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signal
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filter
bit
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JP62082234A
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エドゥアルド・フェルディナンド・スティクフォールト
アルトゥール・ヘルマヌス・マリア・ファン・ロエルムンド
ペテル・ヨハネス・アンナ・ナウス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、 （ａ）入力信号を受け取るための入力と、１ビット符号
化信号を供給するための出力とを含んで、前記入力信号
を前記１ビット符号化信号に変換するための量子化装置
および （ｂ）入力および出力を有する少なくとも３次のフィル
タを含んで、前記量子化装置の入力にその量子化装置に
よって生じた量子化誤り信号を帰還させるための誤り帰
還手段 を具える符号化装置に関するものである。
このような装置は、アナログ−ディジタル変換器および
ディジタル−アナログ変換器に用いるに好適である。
アナログ−ディジタル変換において、アナログ信号の帯
域中は、通常アナログ低域通過フィルタによってほぼサ
ンプリング周波数の半分に制限される。この帯域中の制
限後にサンプリングおよび量子化が行なわれる。このよ
うにして、アナログ可聴信号、例えば４４．１ｋＨｚの
周波数のアナログ可聴信号はサンプルされ得、その後に
１６ビットパルス符号変調信号に変換されることができ
る。
このようなアナログ−ディジタル変換は、信号帯域以上
での要求される周波数ロールオフを考えるとアナログ入
力フィルタに非常に厳しい要求を強いるとともに、１６
ビット量子化に要求される正６１さを考えるとまた量子
化装置に非常に厳しい要求を強いる。アナログ−ディジ
タル変換器のアナログ入力フィルタに強いられる厳しい
要求を和らげるために、１ビット量子化装置によって入
力信号を１ビット信号に変換することが知られている。
この１ビット信号は、最高信号周波数のほぼ２倍以上の
十分に高いサンプリング周波数を有している。次に、デ
シメイトフィルタによって、この１ビット信号は、例え
ば一段と低いサンプリング周波数を有する１６ビットパ
ルス符号変調信号に変換されることができる。このデシ
メイトフィルタは、後にダウンサンプラが続くディジタ
ル低域通過フィルタより構成されている。この場合に、
このディジタル低域通過フィルタは信号帯域以上での急
なロールオフを有することが要求される。この急なロー
ルオフはアナログフィルタにとってよりもディジタルフ
ィルタにとって一層容易に実現することができる。この
場合に、１ビット符号化装置は、入力信号が量子化装置
に供給される前に、この量子化装置によって形成された
量子化雑音がループフィルタを介してその入力信号から
構成される装置であることができる。このループフィル
タの変換関数が信号帯域内においてほぼ単一性があり、
この信号帯域以上で急にロールオフする場合には、これ
は、この信号帯域内の１ビット符号信号の量子化誤りに
対応する量子化雑音をその信号帯域外の量子化雑音の増
大を犠牲にして除去することを確実にする。
同様な符号化装置はまたディジタル−アナログ変換器に
用いられることができる。なお、このディジタル−アナ
ログ変換器においては、例えば、４４．１ｋＨｚのサン
プリング周波数の１６ビットパルス符号変調信号がまず
補間フィルタによって１７６．４Ｋｔ＋ｚのサンプリン
グ周波数の２８ビット符号化信号に変換される。次に、
符号化装置によって１ビット信号に再変換される。量子
化誤りはループフィルタによって入力信号から除去され
る。再び、これは、信号帯域以上での量子化雑音の増加
を犠牲にしてその信号帯域内の１ビット信号の量子化雑
音の減少を生じる。
次に、この１ビット出力信号は実際の１ビットディジタ
ル−アナログ変換器に供給される。この１ビットディジ
タル−アナログ変換器は、比較的簡単な方法で実現され
ることができる。
冒頭で明示されるようなタイプの符号化装置はドイツ特
許第３．０２１，０２１号明細書に開示されている。こ
のドイツ特許第３，０２１，０２１号明細書においては
、符号化装置が前述されたと同様の方法でディジタル−
アナログ変換器の量子化雑音を減じるために用いられて
いる。また、ドイツ特許第３，０２１．０２１号明細書
にはまた信号帯域内の量子化雑音の減少がループフィル
タの次数が高くなるにつれて増加することも示されてい
る。このドイツ特許第３．０２１，０２１号明細書で述
べられるループフィルタは１−　Ｈ（Ｚ）−（Ｚ−ｂ）
　”／Ｚ　”　ニよって与えられる変換関数を有してい
る。なお、ｎはループフィルタの次数であり、ｂはほぼ
１に等しい定数である。このようなループフィルタは信
号帯域内の量子化雑音の満足できる減少を与えるが、こ
の既知の符号化装置は２次よりも高い次数のループフィ
ルタに対して不安定さを示す欠点を有している。
したがって、本発明の目的は、このような一段と高い次
数のループフィルタに対して不安定さを示さない符号化
装置を提供することにある。本発明によると、冒頭に明
示されたタイプの符号化装置において、 前記フィルタの変換関数は、 （なお、ｎは前記フィルタの次数であり、ｂはほぼ１に
等しい定数であり、 ａは定数である。） によって与えられるとともに、前記フィルタの入力に供
給される前記量子他県り信号を制限するための制限手段
を具えることを特徴とするものである。前記定数すがほ
ぼ１に等しい場合の少なくとも３次のフィルタの使用は
、信号帯域内の量子化雑音の一層の減少となる。これに
対して、不安定さが起こることはＺ−ａにおける不安定
乗根の変換関数への付加と、制限回路の付加とによって
排除される。なお、変換関数の実根は正である。
前記定数ａの値はフィルタの次数に依有する。
３次フィルタ（ｎ＝３）に対して、前記定数ａは０．３
５＜　ａ　＜　ｂを満たす値を有し、好適な実施例にお
いてはその定数ａの値はほぼ０．５である。４次フィル
タ（ｎ＝４）対しては、前記定数ａは０．６＜ａ＜ｂを
満たす値を有し、好適にはその定数ａの値はほぼ０．６
６である。
符号化装置の入力信号は時系列連続振幅信号およびディ
ジタル信号の両方であり得る。
本発明の実施Ｂ様は、符号化装置が、更に、（ａ）（ｉ
）前記入力信号を受け取るための第１入力と、 （ｉｉ）前記フィルタの出力信号を受け取るための第２
入力と、 （ｉｉｉ　）これら入力信号および出力信号の和信号を
前記量子化装置の入力に供給するための出力と を有する第１の加算回路、 （ｂ）（ｉ）前記量子化装置の出力信号を受け取るため
の第１入力と、 （ｉｉ　）前記第１の加算回路の出力信号を受け取るた
めの第２入力と、 （ｉｉｉ　）これら２個の出力信号間の差を前記フィル
タの入力に供給するための出力と を有する第２の加算回路および （ｃ）（ｉ）前記第１の加算回路の出力と、（ｉｉ）こ
の第１の加算回路、前記第２の加算回路および前記フィ
ルタを含む第１のループにおけるそのフィルタの入力と
の間に配される前記制限手段を具える ことを特徴とするものである。
時系列連続振幅入力信号に対して、この実施態様は、更
に、 （ｄ）前記第１の加算回路、第２の加算回路およびフィ
ルタを含む前記第１のループにおいて、前記第１の加算
回路の出力と前記第２の加算回路の第２入力との間に配
され、前記第１の加算回路の出力信号を前記量子化装置
の１クロック期間だけ遅延させるための第１の遅延手段
および（ｅ）　　前記第１の加算回路、前記量子化装置
および前記フィルタを含む第２のループにおいて、前記
第１の加算回路の出力と前記第２の加算回路の第１入力
との間に配されるとともに、前記第１の遅延手段と同じ
遅延時間を有する第２の遅延手段を具えるとともに、 前記第１の加算回路は、 （ｉ）１クロック期間だけ遅延されたその第１の加算回
路の出力信号を受け取るための第３入力および （ｉｉ）１クロック期間だけ遅延された前記量子化装置
の出力信号を受け取るための第４入力を有し、 また、前記フィルタの変換関数は、Ｚｌ　（Ｚ）−１に
よって与えられる ことを特徴とするものである。
スイッチドキャパシタによって実現されることができる
他の実施態様は、 （ａ）前記第１のループにおいて、前記第１の遅延手段
は、 （ｉ）前記第１の加算回路の出力と前記景子化装置の入
力との間の、この第１の加算回路の出力信号を１７２ク
ロック期間だけ遅延させるための第３の遅延手段および （ｉｉ）前記量子化装置の入力と前記第２の加算回路の
第２入力との間の、前記第１の加算回路の出力信号を１
７２クロック期間だけ遅延させるための第４の遅延手段
を具えるとともに、 （ｂ）　　前記第２のループにおいて、前記第２の遅延
手段は、 （ｉ）前記第３の遅延手段および （ｉｉ　）前記量子化装置の出力と前記第２の加算回路
の第１入力との間の、前記量子化装置の出力信号を１７
２クロック期間だけ遅延させるための第５の遅延手段を
具え、 （ｃ）　　また、前記第３の遅延手段の出力と前記第１
の加算回路の第３入力との間の、前記第３の遅延手段の
出力信号を１７２クロック期間だけ遅延させるための第
６の遅延手段が配される ことを特徴とするものである。
好ましくは、スイッチドキャパシタより構成される符号
化装置は、 （ａ）　　前記第１の加算回路、前記第３の遅延手段お
よび前記第６の遅延手段を含むループはスイッチドキャ
パシタ積分器を構成し、前記第１の加算回路の第１入力
、第２入力および第４入力における信号は１クロック期
間の前半においてサンプルされるとともに、前記積分器
の出力信号はその積分器の出力に１クロック期間の後半
において供給され、 （ｂ）前記量子化装置の出力信号はその量子化装置の出
力に１クロック期間の後半において供給され、 （ｃ）前記第４の遅延手段は前記積分器の出力を前記フ
ィルタの第１入力にすぐ次のクロック期間において接続
するための第１のスイッチを具え、（ｄ）前記第５の遅
延手段は前記量子化装置の出力を前記フィルタの第２入
力にすぐ次のクロック期間において接続するための第２
スイツチを具え、（ｅ）更に、前記フィルタはそのフィ
ルタの第１入力および第２入力における信号の和を処理
する入力段を含むスイッチドキュバシタフィルタである ことを特徴とするものである。
ディジタル入力信号に好適な実施態様は、符号化装置が
、 （ａ）　（ｉ　）　　ｎビットの前記入力信号を受け取
るためのｎビット第１入力と、 （ｉｉ　）前記フィルタのｍビット出力信号を受け取る
ためｍビット第２入力と、 （ｉｉｉ　）これらｎビット入力信号およびｍビット出
力信号のに＋１ビット和信号を供給するためのに＋１ビ
ット出力とを有する第１の加算回路、（ｂ）前記和信号
の最上位桁ビットを前記量子化装置の入力に供給するた
めの手段、 （ｃ）　Ｋ桁の最下位桁ビットを前記フィルタのに＋１
ビット入力に供給するための手段および（ｄ）　　ｆビ
ット入力信号と！ビットで表現される前記量子化装置の
出力信号とのｌビット差信号を前記フィルタの前記に＋
１ビット入力に供給するための！ビット出力を有する論
理回路装置のｌビット入力に、前記和信号の２桁の最上
位桁ビットを供給するための手段を具える ことを特徴とするものである。
次に、本発明による符号化装置の具体的実施例につき図
面を参照しつつ説明する。
第１図は、本発明による符号化装置を用いることができ
るアナログ−ディジタル変換器１の基本回路図を示して
いる。このアナログ−ディジタル変換器ｌはアナログ入
力フィルタ２より構成されているとともに、このアナロ
グ入力フィルタ２はアナログ入力信号を受け取るための
入力３を有している。このアナログ入力信号は、例えば
可聴信号である。前記アナログ入力フィルタ２の出力信
号は、このアナログ入力信号をサンプリング周波数ｆ、
を有する１ビット符号化信号に変換する１ビット符号化
装置４に供給される。このサンプリング周波数ｆ、は最
高信号周波数と較べて比較的に高くある。可聴信号に対
して、このサンプリング周波数ｆ、は、例えば５．６Ｍ
Ｈｚである。この比較的高いサンプリング周波数ｆ、に
よって、前記アナログ入力フィルタ２は、信号帯域以上
の比較的低次数のロールオフを示し得る。したがって、
このアナログ入力フィルタ２は比較的簡単に実現するこ
とができる。次に、前記１ビット符号化信号は、デシメ
イト（ｄｅｃｉｍａｔｉｎｇ）フィルタ５によって低サ
ンプリング周波数の多重ビット符号化信号に変換される
ことができる。可聴信号に対して、例えば４４．１　ｋ
　Ｈｚのサンプリング周波数を有する１６ビットパルス
符号変調信号に変換されることができる。この場合に、
前記デシメイトフィルタ５は、信号帯域以上に急なロー
ルオフを有するディジタルフィルタ６と、サンプリング
周波数を下げるためのダウンサンプラ７とによって構成
されている。このデシメイトフィルタ５は出力信号を供
給するための出力８を有している。
第２図には第１図に示されているアナログ−ディジタル
変換器１に用いるに好適な、本発明による１ビット符号
化装置４のブロック回路図が示されている。この１ビッ
ト符号化装置４は加算回路ｌＯにより構成されていると
ともに、この加算回路１０は時系列連続振巾入力信号ｉ
が供給される第１入力１１と、帰還信号Ｈｖが供給され
る第２入力１２と、これら信号ｉ、Ｈｖの和信号Ｘが供
給される出力１３とを有している。この和信号Ｘは量子
化装置１４の入力１５に供給される。この量子化装置１
４は、この和信号Ｘを第１出力１６において得られる１
ビット符号化信号に変換する。
また、量子化装置１４はクロック周波数ｆ、でクロック
されるとともに、各クロック期間において、和信号Ｘを
正の入力信号に対して例えば論理“０°′に対応する第
１の出力信号と、負の入力信号に対して論理“１゛°に
対応する第２の出力信号とを供給するように、例えばＯ
ｖの基準信号と比較する論理比較回路より構成され得る
。これは、前記第１出力１６にビット周波数ｆ、の１ビ
ットワードのビット流れを生じる。更に、前記量子化装
置１４は第２出力１７を有するとともに、この第２出力
において前記１ビット符号化信号は非常に低歪の時系列
信号の形で現われる。
第３図は和信号Ｘの関数としての前記第２出力１７にお
ける出力信号ｙを示している。和信号Ｘ〉０に対して出
力信号ｙは十Ｅであり、和信号Ｘく０に対して出力信号
ｙは−Ｅである。
更に、和信号Ｘはリミッタ回路２３の入力２４に供給さ
れるとともに、このリミッタ回路２３は出力２５を有し
ている。第４図は和信号Ｘの関数としての出力信号りを
示している。和信号−Ｆ≦Ｘ≦十Ｆに対して、前記リミ
ッタ回路２３は１（ｕｎｉｔｙ　）に等しい変換関数を
有する。和信号Ｘ＞＋Ｆに対して、出力信号りは＋Ｆ値
に制限される。また、和信号ｘ＜−Ｆに対して、出力信
号りは−Ｆ値に制限される。
前記量子化装置１４の出力信号ｙは、減算回路１８の第
１入力２０に供給されるとともに、前記リミッタ回路２
３の出力信号りはその減算回路１８の第２入力１９に供
給される。この減算回路１８は、これら信号ｙ、Ｌ間の
差信号Ｖをその出力２１に形成するとともに、この差信
号Ｖを少なくとも３次のループフィルタ２８の入力２７
に供給する。このループフィルタ２８の出力２９は、前
記加算回路１０の第２入力１２に帰還信号Ｈｖを供給す
る。
１ビット符号化装置４によって、入力信号ｉは前記量子
化装置４の助けにより１ビット符号化信号に変換される
。この量子化装置１４によってもたらされ、この量子化
装置１４の入力信号と出力信号との間における差に等し
い量子化誤りは、前記ループフィルタ２８を介してその
量子化装置１４の入力１５に帰還される。知られている
ように、この量子化誤りは入力信号ｉに加算される白色
雑音として認められることができる。前記ループフィル
タ２８は変換特性を有しているので、この信号帯域内の
雑音はその信号帯域外の雑音の増加を犠牲にして減ぜら
れる。なお、信号帯域外の雑音は、１ビット符号化装置
４の出力信号をろ過することによって除去されることが
できる。この場合に、前記ループフィルタ２８の特定の
変換関数とともに前記リミッタ回路２３は、１ビット符
号化装置４がどんな不安定さも表わさないことを確実に
する。
前記量子化装置１４の出力信号ｙに関して、次の近似が
前記リミッタ回路２３の線形範囲内の和信号Ｘに対して
有効である。
（１）　　　ｙ　＝　Ｃｘ　＋　ｒ なお、Ｃは、前記量子化装置１４がその量子化装置１４
の第２出力１７と入力１５との間における帰還路での和
信号Ｘに対して有する利得にほぼ等しい係数である。ま
た、ｒは前記量子化装置１４によって生じる量子化誤り
である。周波数表現（２変換）において、この方程式は
次のように書き直される。
（２）　　Ｙ　−Ｃｘ　＋　Ｒ ここで、Ｒは前記量子化誤りのエネルギー密度分布を表
わす。更に、次の方程式は前記減算回路１８の差信号Ｖ
および前記加算回路１０の和信号Ｘに適用する。
（３）　　Ｖ−Ｘ−Ｙ （４）　　Ｘ＝Ｉ＋Ｈ（ｚ）Ｖ 前記方程式（２）、　（３）、　（４）においてＸおよ
び■を解くことにより、出力信号Ｙおよび入力信号１間
の関係に関しては次のようである。
信号帯域内の雑音が最小限にされるべきである場合には
、信号帯域内の周波数に対する係数１ｌ−Ｈｌは最小で
あらねばならない。比較して小さくある係数１ｌ−Ｈｌ
に対して、単位（ｕｎｉｔｙ　）方程式（５）は、 によって近似されることができる。この方程式（６）は
、前記量子化装置１４の出力信号Ｙが無ひずみ入力信号
Ｉと、前記ループフィルタ２８により周波数帯域に亘っ
て不規則に分布される雑音とによって形成されることを
示している。
本発明によれば、前記ループフィルタ２８は、によって
与えられる変換関数を有する。なお、ｎ≧３．０＜ａ＜
ｂ＜１である。この定数すはほぼ１　　（ｕｎｉｔｙ　
）に等しいとともに、１に等しいように適切に選ばれる
。この１に等しいように適切に選ばれる場合には、１ｌ
−Ｈ（ｚ）１項はｚ−１、言い換えれば零周波数に対し
てｎ次零点を有する。
このｎ次零点は信号帯域内の量子化雑音のｎ次拒絶を生
じる。定数ｂ＝ｉの他の利点は、前記量子化装置１４の
入力１５における直流オフセットの結果としてその時に
通常生じて煩わされる影響がさけられることである。定
数ｂ−ｉの選択は、非常に近い周波数で生じる量子化誤
りの高次積分を生じる。これは、例えばオフセットの結
果として前記量子化装置１４の出力に循環パターンの発
生を排除する。
次に、雑音特性を検討する前に、本発明による符号化装
置の安定性をより詳細に見なおす。この符号化装置は、
方程式（７）によって与えられる変換関数を有するルー
プフィルタより構成されている。
前記安定性は乗根軌跡方法によって調べられる。
この目的のために、符号化装置は、変換関数Ｇを有する
前記量子化装置１４、リミッタ回路２３および加算回路
１８より成る非線形セクションに分割される（第２図参
照）。第５図は非線形セクションの出力の差信号Ｖおよ
び入力の和信号Ｘ間の関係を示している。この関係は単
純に第３図および第４図から導出されることができる。
これらの第３図および第４図から、前記非線形セクショ
ンの変換関数Ｇが和信号Ｘの大きさに依存して、また変
換関数Ｇが≦１であることは明らかである。
この変換関数Ｇの最大値ＧＬは、和信号Ｘが前記リミッ
タ回路２３によって制限される値Ｆと、前記量子化装置
１４の量子化値Ｅとの間の比率、および和信号Ｘの波形
に依有する。第６図は、この依存を矩形波和信号Ｘに関
して説明している。符号化装置は、特性方程式ＧＨ（ｚ
）−１の乗根が変換関数Ｇのあらゆる可能値に対して単
位円ｌｚｌ≦１内に位置される場合に安定である。この
特性方程式の方程式（７）によって定義されるフィルタ
に対する乗根軌跡は、中心（Ｘｏ、ｊ）’ｏ）およびｂ
−ａ　　　　　　　　　　　　　ｂ−ａによって与えら
れる半径Ｒ０を有する円である。
なお、ｐ＝Ｋｚ／ｎ、に＝０．１．＝、ｎ−１であり、
ｎ≧３である。
第７図は定数ｂ−１である３次ループフィルタ２８に対
する乗根軌跡を示している。ψ−０に対する乗根軌跡は
実軸によって与えられる。これに対して、ψ＝π／３お
よびクー２π／３に対する乗根軌跡は円■および円■夫
々によって与えられる。これら円Ｉおよび円■夫々に対
して、値Ｇ−１はＺ−１に対応し、値Ｃ−ＯはＺ−ａに
対応する。このＺ−ａは、方程式（７）および前記特性
方程式からすぐにわかる。前記円Ｉ、　　Ｉｆに沿う矢
印は、これら円１．■によってＯから１にＧが増加する
方向を示している。また、円１．ＩＩは点Ｇ！　Ｇ　、
、Ｘで前記単位円Ｉ２１−１に交差する。値Ｇ、、ｘ＜
Ｇ＜１に対して、前記特性方程式〇乗根は前記単位円ｌ
７１−１外に位置される。したがって、符号化装置は、
これらのＧ値に対しては安定ではない。したがって、３
次ループフィルタより成る符号化装置に対する安定性要
求は、 （９）　　ＧＬ≦Ｇ１．８ によって与えられる。方程式（８）から、定数ｂ−１に
対する前記円Ｉ、■の半径は定数ａの値に依有すること
がわかる。したがって、Ｇ□８値もまた、この定数ａの
値に依有する。この依存は第８図に示されている。定数
ａの特定の値に対応するＧ□。
値は比率Ｆ／Ｅを限定する（第６図参照）。言い換えれ
ば、所定の量子化ステップ大きさＥに対して、符号化装
置が安定のままでいることを確保するために、前記リミ
ッタ回路２３（第１図参照）が前記帰還路での和信号Ｘ
を制限するに必要とされる値Ｆを定数ａの値が規定する
。
前記定数ａの値はまた信号帯域内の量子化雑音が小さく
あるべきである要求から判明する。符号化装置の出力信
号に前記量子化装置１４によって加算される全体の雑音
エネルギーは、知られるように量子化ステップ２Ｅに対
してＥ２／３である。
この場合に、信号帯域内の雑音エネルギーは、である。
なお、θは正規化された角周波数、言い換えればθ−２
πｆ／ｆ、であるとともに、ｆ。
はサンプリング周波数であり、θ、は出力信号の最高の
正規化角周波数である。
最高信号周波数より充分に高いサンプリング周波数ｆ、
に対して、言い換えればθ１くく１に対して、定数ｂ−
１における方程式（７）による変換関数を有するフィル
タに関する方程式００）は、によって近似されることが
できる。なお、ｎはループフィルタの次数である。
前記係数Ｃは、零に等しい入力信号に対して、符号化装
置の出力エネルギーが全周波数帯域での雑音エネルギー
に等しいことから、言い換えればであることかられかる
。符号化装置の出力信号が±Ｅだけであり得ることから
、方程式〇りを、と書き直すことができる。この積分方
程式〇湯から、ループフィルタに対する定数ａの値夫々
に対する係数Ｃの値を定数ｂ−１とする方程式（７）に
よって計算することは可能である。こうして、第９図は
３次ループフィルタに対する定数ａの値の関数として計
算された係数Ｃの値を示している。
前記ループフィルタ２８の所定次数ｎと、所定サンプリ
ング周波数ｆｌ、言い換えれば所定θ。
とに対して、係数”　　（１−ａ）ｉｎが最大である場
合には、信号帯域の雑音エネルギーＮｉは最小になるこ
とが方程式（１１）かられかる。第１０図は、この係数
Ｃ”　　（１−ａ　）　ｉｎを３次ループフィルタ（ｎ
＝３）に対する定数ａの値の関数として表わしている。
この第１０図から、係数Ｃ”（１−ａ）”が定数ａ　Ｚ
　０．４に対して最大であることがわかる。
実際に、正確な最適値を選択することは必要でないこと
はわかるとともに、この最適値と異なる値もまた満足す
ることがわかる。例えば、この値は定数ａ　＝　０．５
に等しいように選択されることができる。定数ａの特定
の選択された値に対して、次に第８図および第６図によ
って比率Ｆ／Ｅを見つけること、したがって前記リミッ
タ回路２３が所定の量子化ステップ已に対する和信号Ｘ
を制限すべきＦの最大値を見つけることは可能である。
定数ｂ＝ｉおよび定数ａ　−０，５における３次ループ
フィルタに対して、比率Ｆ／Ｅ−４が好適値であること
が見つけられる。
更に、前記ループフィルタ２８の所定の次数に対して、
前記最大正規化信号周波数が減少するにつれて信号帯域
内の雑音エネルギーが減少すること、または前記サンプ
リング周波数が増加するにつれて信号帯域内の雑音エネ
ルギーが減少することは方程式０１）かられかる。第１
１図において、Ｅ２／２に等しい最大信号エネルギーと
、過剰サンプリング係数２π／θｂ　＝　ｆ　−／　ｆ
　＝の関数としての雑音エネルギーＮｉとの間の比率は
、定数ｂ＝１および定数ａの最適値における３次ループ
フィルタに対してプロットされている。所望の動的範囲
Ｓｍ／Ｎｉから始まって、第１１図は、これを達するに
必要とされるサンプリング周波数の指示を与えることが
できる。３次ループフィルタに対して前に導出されたと
同じ方法で、符号化装置が安定にあってより高い次数ル
ープフィルタに対する変換関数Ｈ（Ｚ）における定数ａ
の値を導出することは可能である。変換関数が、によっ
て与えられる４次ループフィルタに対する安定性要求を
、第１２図乃至第１４図を参照して説明する。第１２図
は、この４次ループフィルタに関する東根軌跡を与える
。この乗根軌跡はｎ−４による方程式（８）によって明
確に示される。ψ−〇に対する東根軌跡は再び実軸によ
って与えられる。これに対して、９−π／４．π／２お
よび３π／４に対する乗根軌跡は円ｉ、ｎ、ｍ夫々によ
って与えられる。安定な符号化装置に対して、前記非線
形セクションの最大変換は再びＧＬ≦Ｇ　ｍａやである
ことが必要とされる（方程式（９）参照）。第１３図は
定数ａの値におけるＧ　ａ　ａ　ｘの依存を示している
。定数ａの値は、信号帯域内の雑音工ふルギーがほぼ最
小であらねばならない要求によって再度規定される。方
程式（１１）にしたがって、係数Ｃ”（１−ａ）’はほ
ぼ最大であらねばならない。第１４図は、この係数Ｃ”
（１−ａ）’と定数ａの値との間における関係を示して
いる。この第１４図から、定数ａに対する好適値が選択
可能である。この場合に、定数ａの値に対する前記ルー
プフィルタ２８の入力の差信号Ｖを前記リミッタ回路２
３が制限すべきＦ値は、第１３図および第６図によって
導出されることができる。
第１４図はまた５次ループフィルタに対しての関連する
データを与える。
第１５図は第２図に示されている回路の２変形例を示し
ている。なお、同一部分には同一番号が付されている。
第２図においては、リミッタ回路２３は量子化装置１４
の入力１５と、ループフィルタ２８の入力２７との間に
配されている。このリミッタ回路２３は、ループフィル
タ２８の入力の差信号Ｖの最大値を制限する。同一制限
機能は、第１５ａ図に示されるように、このリミッタ回
路２３が加算回路１０の出力１３と量子化袋２１４の入
力１５との間に配される場合に得られる。または、第１
５ｂ図に示されるように、減算回路１８の出力２１とル
ープフィルタ２８の入力２７との間に配される場合に用
いられる。後者の場合には、このリミッタ回路２３はル
ープフィルタ２８の入力の差信号Ｖを値Ｆ’　−Ｆ−Ｈ
に制限すべきである。
次に、第１５ａ図のブロック回路図にもとづ〈実施例を
第１６図、第１７図および第１８図を参照してより詳細
に説明する。第１６図は第１５ａ図のブロック回路図の
変形例を示しているとともに、前記リミッタ回路２３は
後述される理由のために示されていない。本実施例にお
いては、減算回路１８の第１入力２０に供給される信号
ｙおよびその減算回路１８の第２入力１９に供給される
和信号Ｘの両者、遅延手段３０．３１夫々によって係数
Ｚ−１により遅延される。これらの遅延Ｚ−１を補償す
るために、ループフィルタ２８の変換関数Ｈは係数Ｚで
乗算される。加えるに、前記遅延手段３１によって遅延
された和信号Ｘは、この和信号Ｘを加算回路１０の入力
３２に供給することによって直接的に入力信号ｉに加算
される。また、前記遅延手段３０によって遅延された和
信号Ｘは、この和信号Ｘを前記加算回路１０の入力３３
に供給することによって直接的に入力信号ｉから減算さ
れる。これらの信号を補償するために、前記ループフィ
ルタ２８の変換関数は係数−１によって与えられる。し
たがって、この変換関数はＴ−ＺＨ−１になる。この変
形例は前記加算回路１０および遅延手段３１より成るル
ープが積分器を構成する利点を有する。この積分器はス
イソチドキャパシタ技術で簡単に実現することができる
。この場合に、この積分器はまた前記リミッタ回路２３
（第１５ａ図参照）のリミット機能をも簡単に実現させ
ることができる。
第１７図においては、第１６図のブロック回路がスイッ
チドキャパシタの使用に好適なブロック回路に変更され
ている。夫々遅延Ｚ−１を有する前記遅延手段３０．３
１は、夫々遅延Ｚ４を有する２個の遅延手段３４，３６
；３５．３６夫々に分割されている。この遅延手段３６
は和信号Ｘおよび信号ｙに対する共通遅延手段である。
また、遅延戸だけ前記遅延手段３６によって遅延された
和信号Ｘは、この和信号Ｘに対して全体にわたる遅延Ｚ
−“を得るために、遅延戸を有する遅延手段３７を介し
て前記加算回路１０の入力３２に帰還されている。
第１８図は、３次ループフィルタより成るとともに、第
１７図に示されているブロック回路図にもとづく符号化
装置のスイッチドキャパシタ型を示している。
第１７図に番号４０が付されているセクションはスイッ
チドキャパシタ積分器を構成している。
この積分器４０はコンデンサｃｚ、ｃ、、ｃ、より構成
されている。このコンデンサＣ２はスイッチＳ２を介し
て接地または入力信号ｉに対する入力に接続可能な１端
子を有している。また、コンデンサＣ３はスイッチＳ、
を介して接地または量子化装置１４の第２出力１７に接
続可能な１端子を有している。更に、コンデンサＣ４は
スイッチＳ４を介して接地またはループフィルタ２８の
出力に接続可能な１端子を有している。これらコンデン
サＣｔ　、Ｃｓ　、Ｃａの他の端子はスイッチＳ１を介
して接地または増幅器４１の反転入力に接続可能である
。この増幅器４１の非反転入力は接地接続されていると
ともに、この出力はコンデンサＣＩを介してその反転入
力に接続されている。
前記ループフィルタ２８は接地接続されている非反転入
力と、コンデンサＣ６の一方の端子に接続されている反
転入力とを有する増幅器５１より構成されている。この
コンデンサＣ３の他方の端子はスイッチＳ、を介して前
記積分器４０の出力に接続可能である。また、増幅器５
１の反転入力はまたコンデンサＣ８の一方の端子に接続
されている。このコンデンサＣ６の他方の端子はスイッ
チＳ６を介して前記量子化装置１４の第２出力１７に接
続可能である。この回路において、前記スイッチＳ、、
Ｓ、を特定の方法で制御することによって、これらスイ
ッチＳｓ、３６は第１７図の遅延手段３５．３４を構成
している。前記増幅器５１の出力はコンデンサＣ７を介
してその反転入力に接続されている。更に、前記ループ
フィルタ２８はコンデンサＣ３より構成されている。こ
のコンデンサＣ６の一方の端子はスイッチＳ７を介して
接地または前記増幅器５１の出力に接続可能であるとと
もに、他方の端子はスイッチＳａを介して接地または増
幅器５２の反転入力に接続可能である。この増幅器５２
の非反転入力は接地接続されているとともに、この出力
はコンデンサＣ１゜を介してその反転入力に接続されて
いる。更に、前記コンデンサＣ８の一方の端子はコンデ
ンサＣ１の一方の端子に接続されている。このコンデン
サＣ１の他方の端子は、スイッチＳ、を介して接地また
は前記増幅器５１の反転入力に接続可能である。前記コ
ンデンサＣ８の他方の端子は、更にコンデンサＣ８の一
方の端子に接続されている。このコンデンサＣＩ　１の
他方の端子はスイッチＳ、を介して接地または前記増幅
器５１の出力に接続可能である。更に、前記ループフィ
ルタ２８はコンデンサＣ１□より構成されている。この
コンデンサＣＩ！は、スイッチＳＩＯを介して接地また
は前記増幅器５２の出力に接続可能な一方の端子と、コ
ンデンサＣ１，の一方の端子に接続されている他方の端
子とを有している。このコンデンサＣＩ５の他方の端子
は前記コンデンサＣ３の一方の端子に接続されている。
前記コンデンサＣＩ□の他方の端子はまたコンデンサＣ
０の一方の端子に接続されている。このコンデンサＣい
の他方の端子は前記コンデンサＣ１１の他方の端子に接
続されている。
更に、前記コンデンサＣ１！の他方の端子はスイッチＳ
　＋ｚを介して接地または増幅器５３の反転入力に接続
可能である。この増幅器５３の非反転入力は接地接続さ
れているとともに、この出力はコンデンサＣＩ’ｌを介
してその反転入力に、またコンデンサＣｌ１１を介して
前記増幅器５２の反転入力に接続されている。最後に、
前記コンデンサＣ６の他方の端子および前記コンデンサ
Ｃ＋Ｚの他方の端子はコンデンサＣＩ４の一方の端子お
よびコンデンサＣＩ３の一方の端子夫々に接続されてい
る。これらコンデンサＣ１４１Ｃ１０の共通の他方の端
子はスイッチＳＩ３を介して接地または前記増幅器５３
の出力に接続可能である。
前記スイッチＳ、〜Ｓ１３は、これらスイッチ３１”’
３１３がクロック信号のクロック位相φ、の間において
占める位置が示されている。なお、クロック信号によっ
て、前記回路は作動される。このクロック信号のクロッ
ク位相φ８の間において、前記スイッチ３１〜ＳＩ３の
他方の位置にある。前記回路は次のように動作する。
クロック位相φ１において、コンデンサＣ！。
Ｃ，、Ｃ，は、入力電圧（信号）ｉ、量子化装置１４の
反転出力電圧（信号）ｙおよびループフィルタ２８の出
力電圧（信号）Ｈｖ夫々に充電される。次のクロック位
相φ２の始めにおいて、これらのコンデンサＣｚ　、Ｃ
ｓ　、Ｃ４はコンデンサＣＩを介して放電される。増幅
器４１の出力に現われる電圧は、前記電圧ｉ、ｙ、Ｈｖ
と、コンデンサＣ１およびコンデンサＣ２，Ｃ３，Ｃ４
間における容量割合によって決定される。次に、積分器
４０の出力における電圧（和信号）Ｘは入力電圧ｉと比
較してＺ−１／Ｚの遅延に相応する１／２クロック期間
だけ遅延される。同じクロック位相φ２において、電圧
（信号）ｙがまた前記入力電圧（信号）ｉと比較して１
／２クロック期間だけ遅延されるように量子化装置１４
はクロックアウトされる。注目されるべきことは、第２
出力１７の電圧が第１出力１６の電圧と比較して既に反
転されているということである。したがって、電圧（信
号）−ｙが第２出力１７に現われる。次のクロック位相
φ１において、スイッチＳ、、Ｓ６は閉成されて、電圧
（和信号）Ｘおよび電圧（信号）−ｙは入力信号ｉと比
較して遅延Ｚ−１に相当する１クロック期間だけ遅延さ
れるとともに、ループフィルタ２８に供給される。コン
デンサＣｂ。
Ｃｓの両者は増幅器５１の反転入力に接続されているた
めに、次に電圧（和信号）Ｘおよび電圧（信号）−ｙの
和、言い換えれば差信号Ｖが形成される。
前記３次ループフィルタ２８の変換関数は、によって与
えられる。
この変換関数Ｔ　（Ｚ）は、１次変換関数と２次変換関
数との積として書かれる。この１次変換関数は前記３次
ループフィルタ２８のセクション６０によって達成され
る。このセクション６０は、基本的に微分器および積分
器の組み合わせより構成されている。前記２次変換関数
は前記３次ループフィルタ２８のセクション７０によっ
て達成される。このセクション７０は、基本的に２個の
直列に配された積分器より構成されている。これら２個
のセクション６０．７０は、スイッチドキャパシタ技術
においてそれ自体知られている装置である。この理由の
ために、前記３次ループフィルタ２８の詳しい動作は、
これ以上には説明されない。注目されるべきことは、こ
の３次ループフィルタ２８が差信号Ｖ−χ−ｙのろ過さ
れた信号を前記積分器４０に供給することである。前記
変換関数の係数はコンデンサの容量割合によって決定さ
れる。集積回路技術において、容量割合は個々のコンデ
ンサの容量における比較的大きな許容範囲にもかかわら
ずかなりの正確さで達成されることができる。
前述されたように、前記積分器４０の出力電圧はまたコ
ンデンサＣ４およびコンデンサＣ＊、Ｃｓ。
０４間の容量割合に依有する。ところで、この容量割合
は、特定の入力電圧に対して前記増幅器４１の出力電圧
が電源電圧によって制限されるような方法で選択可能で
ある。したがって、この積分器４０自体が入力信号に対
するリミッタ回路として動作する。
アナログ−ディジタル変換に対する１ビット符号化装置
での少なくとも３次のループフィルタの他の利点は、こ
の符号化装置の入力における直流オフセットの結果とし
て１次ループフィルタに生じる煩わしい影響が生じない
ことである。
第１９図はディジタル−アナログ変換器の基本回路図を
示している。このディジタル−アナログ変換器において
、本発明による符号化装置は使用可能である０例えばサ
ンプリング周波数Ｆ、の１６ビットパルス符号変調信号
は、入力８０に供給されるとともに、補間フィルタ８１
によってサンプリング周波数１２８　Ｆｓの２４ビット
信号に変換される。この補間フィルタ８１はアップサン
プラ８２および低域通過フィルタ８３によって構成され
ている。続いて、この信号は、例えば符号化装置８４に
よってサンプリング周波数１２８Ｆｓを有する１ビット
符号化信号に変換される。実際のｌビットディジタル−
アナログ変換器８５によって、この信号は出力８６に現
われるアナログ信号に変換される。
第１９図に示されている装置に用いるための本発明によ
る符号化装置の基本回路は第２図に示されている装置と
同じである。ところで、この符号化装置は時系列アナロ
グ信号を１ビット信号には変換しないが、多重ビットデ
ィジタル信号を１ビット信号に変換する。前記量子化装
置１４．３次ループフィルタ２８、リミッタ回路２３お
よび加算回路１０．１８は、現在のところではディジタ
ル型である。しかしながら、符号化装置の動作に関して
、アナログ信号またはディジタル信号が変換されるかど
うかは無関係である。したがって、この符号化装置に対
する安定性要求は同じままである。
第２０図は、このような符号化装置の実際の実施例を示
している。ｎビット入力信号、例えば２４ビット入力信
号はディジタル加算回路１０に供給される。この加算回
路ｌＯにおいて、前記入力信号は３次ループフィルタ２
８のｍビット出力信号、例えば２５ビット出力信号に加
算される。
また、加算回路１０のに＋１ビット出力信号、例えば２
５ビット出力信号の最上位桁ビット、言い換えれば第２
５番目あるいは記号ビットは、ディジタル比較器より構
成されている量子化装置１４に供給される。この記号ビ
ットの正値に対して、この量子化装置１４の出力信号は
＋Ｅであり、また負値に対して−Ｅである。これらの十
Ｅ、　−Ｅは、例えば論理信号“１゛および論理信号“
Ｏ゛夫々対応する。本実施例において、前記加算回路１
０の２５ビット出力信号のビットの数字で表現される信
号レベル＋Ｅは２進数字０００１００・・・０に相当す
る。この２進数字０００１００・・・０の４番目以外の
最上位桁ビットはＯである。前記信号レベル−Ｅをビッ
ト数字として表現すると、２進数１ｉｉｏｏｏｏ・・・
Ｏに相当する。したがって、前記量子化装置１４によっ
て生じる量子化誤りを計算するに際して、２２桁から２
５桁までの最上位４桁ビットだけが必要とされる。これ
らのビットは装置９０に供給される。この装置９０は、
前記３次ループフィルタ２８の入力２２〜２５に、これ
ら４ビットと最上位４桁ビットとで表現される前記量子
化装置１４の出力信号レベル±Ｅとの間における差を表
わす信号を供給する。量子化誤り信号の最下位２１桁ビ
ットは、直接に前記加算回路１０の出力から前記３次ル
ープフィルタ２８の関連する入力１〜２１に供給される
。次に、この３次ループフィルタの全入力信号は量子化
誤り、言い換えれば前記入力信号と、この入力信号のビ
ット数字で表現される前記量子化装置１４の出力信号と
の間における差を表わす。
前記装置９０はまた、符号化装置の安定を維持するため
に、前記３次ループフィルタ２８の入力信号の最大値を
制限する。次に、この装置９０の出力２２〜２５に現わ
れるａＯ＋　　ｂ＋ｌ　ｒ　　Ｃ＠　＋　　ｄ　＊は、
例えば次の関係にしたがう。
ｄｏ””Ｃｏ−Ｃ−ｄａｂ　Ｈｄ＋ａ　’　ｄ＋ａ　’
　ｂ　’　Ｃなお、ａ、ｂ、ｃ、ｄは前記加算回路１０
の出力２２〜２５における出力信号である。更に、この
装置９０が出力信号ｄ。Ｃｏｂｏａｏを制限する場合に
、前記３次ループフィルタ２８の入力における最下位ビ
ット１〜２１をリセットするためのリセット信号Ｒを出
力９１に形成する。このリセット信号Ｒは次の関係にし
たがう。
Ｑ７）　　Ｒ＝ｂ−ｃ−ｄａｂ−ｃ−ｄ＋ａ−ｃ−ｄこ
の論理表現は簡単に標準論理要素によって実現可能であ
る。
第２１図は真理値表を与えるとともに、次の順序で列挙
される。装置９０の入力信号Ｐ＝ｄ　ｃ　ｂａ、信号Ｐ
の十進法値Ｐ０、量子化装置１４の出力信号）ｌ−ｄ、
装置９０の非被制限出力信号Ｖ′、信号Ｖ′の十進法値
ｖ′。、装置９０の被制限出力信号■、信号Ｖの十進法
値ｖ！ｌおよびリセット信号Ｒ０ 前記表から、この実施例において前記３次ループフィル
タ２日の入力信号が正入力信号に対して値ｏｏｉｏｏ・
・・０に制限され、また負入力信号に対して値１１１０
０・・・０に制限されることは明かである。
第２２図は３次ループフィルタ２８の具体例のブロック
回路図を示している。この３次ループフィルタ２８の変
換関数は、 によって与えられる。なお、次のように書き直されるこ
とかできる。
前記３次ループフィルタは、加算回路、乗算器および遅
延手段Ｚ−１より構成されている。前記差信号Ｖは第１
の加算回路１００の第工入カに供給される。ループは、
この第１の加算回路ｌｏｏの出力と、その第２の入力と
の間に配される遅延手段１０１および係数１／２を有す
る乗算器１０２より構成されており、前記変換関数の分
母の第１係数（１−−Ｚ−１）を形成する。この第１の
加算回路１００の出力信号は、更に係数３／２の乗算器
１０３を介して第２の加算回路１０４の第１入力に、後
に係数−□の乗算器１０５が続（遅延手段１０１を介し
てその第２入力に、および後に係数□の乗算器１０７が
続く遅延手段１０１．１０６を介してその第３入力に供
給される。前記遅延手段１０１，１０６、乗算器１０３
゜１０５．１０７および第２の加算回路１０４は、する
。遅延手段１０８および係数□の乗算器１０９より構成
される第２の帰還ループは、前記加算回路１０４の出力
とその第４入力との間に第２係数＜　１−二ｚ−１）を
発生するように配されている。この加算回路１０４の出
力信号は第３の加算回路１１０の第１入力に供給される
。後に係数１／２の乗算器１１２が続く遅延手段１１１
より構成される第３の帰還ループは、前記第３の加算回
路１１０の出力とその第２入力との間に第３係数（１−
−Ｚ−’）を発生するように配されている。この加算回
路１１０の出力信号は遅延手段１１１を介して３次ルー
プフィルタの出力に供給される。この遅延手段１１１は
前記変換関数に係数Ｚ−１を加算するとともに、この出
力において出力信号Ｈ（Ｚ）ｖが現われる。なお、Ｈ（
Ｚ）は方程式０９）によって与えられる。
第２３図には、３次ループフィルタ２８より成る第２０
図の符号化装置の測定された信号対雑音比が、５．３１
５Ｘ１０−’の正規化された周波数を有するディジタル
的に発生された正弦入力信号のエネルギ関数としてプロ
ットされている。ＯｄＢレベルは符号化装置の最大到達
可能出力Ｅ２／２に相応する。最大出力Ｓ、は一７ｄＢ
である。
−７ｄＢ以上の入力信号レベルに対して、前記袋Ｍ９０
の制限関数は作動可能である。非常に小さい入力信号に
対する測定された雑音レベルＮｉは−１１０，１ｄＢで
ある。この雑音レベルＮｉは方程式（１１）によって計
算されたエネルギＮ１ｗ−１１１，１ｄＢとよく一致す
る。符号化装置の動的範囲Ｓ、／Ｎｉは１０３ｄＢであ
ることは前記数字かられかる。利用可能な測定装置によ
る測定可能な最大信号対雑音比（Ｓ／Ｎ）、、、は９４
ｄＢである。しかしながら、実際の最大信号対雑音比は
一層非常に高い値を有する。
本発明は示される実施例には制限されることはない。本
発明の範囲内において、多くの変形例が当業者にとって
見い出すことが可能である。例えば、前記ループフィル
タは信号周波数に対してほぼ１に等しい変換関数を有す
るために、前記入力信号はまたそのフィルタの出力信号
に代えてそのフィルタの入力信号に加算されることがで
きる。
【図面の簡単な説明】
第１図乃至第２３図は、本発明による符号化装置の具体
的実施例を説明するためのものであって、第１図は１ビ
ット符号化装置より成るアナログ−ディジタル変換器の
基本回路図、 第２図は本発明による１ビット符号化装置のブロック回
路図、 第３図は、第２図に示されている装置に用いられた量子
化装置の入力信号の関数としての出力信号を示す図、 第４図は第２図に示されている装置に用いられたリミッ
タ回路の入力信号の関数としての出力信号を示す図、 第５図は第２図の非線形セクションの入力信号の関数と
しての出力信号を示す図、 第６図は正弦波入力信号に対するリミッタ回路の最大出
力信号および量子化装置の出力信号量比率の関数として
の非線形セクションの最大変換を示す図、 第７図乃至第１１図は３次ループフィルタを有する第２
図の装置の動作を説明する図、第１２図乃至第１４図は
４次ループフィルタを有する第２図の装置の動作を説明
する図、第１５ａ図および第１５ｂ図は第２図に示され
ている装置の２変形例を示すブロック回路図、第１６図
は第１５ａ図に示されている装置の変形例を示すブロッ
ク回路図、゛ 第１７図は第１６図に示されている装置の他の変形例を
示すブロック回路図、 第１８図は第１７図に示されている装置のスイッチドキ
ャパシタ型を示す回路図、 第１９図は１ビット符号化装置より成るディジタル−ア
ナログ変換器の基本回路図を示す図、第２０図は第１９
図に示されている変換器用の１ビット符号化装置を示す
回路図、 第２１図は第２０図の符号化装置における装置９０に対
する真理値表、 第２２図は第２０図に示されているような符号化装置の
３次ループフィルタのブロック回路図、第２３図は第１
９図に示されているような３次ループフィルタより成る
１ビット符号化装置に対する信号対雑音比を示す図であ
る。 １・・・アナログ−ディジタル変換器 ２・・・アナログ入力フィルタ ３・・・２の入力　　　　４・・・１ビット符号化装置
５・・・デシメイトフィルタ ６・・・ディジタルフィルタ ７・・・ダウンサンプラ ８・・・７の出力　　　　１０・・・加算回路１１・・
・１０の第１入力 １２・・・ｌＯの第２入力 １３・・・１０の出力 １４・・・量子化装置　　１５・・・１４の入力１６・
・・１４の第１出力 １７・・・１４の第２出力 １８・・・加（滅）算回路 １９・・・１８の第２入力 ２０・・・１８の第１入力 ２１・・・１８の出力　　２３・・・リミッタ回路２４
・・・２３の入力　　２５・・・２３の出力２７・・・
２８の入力　　２８・・・ループフィルタ２９・・・２
８の出力 ３０．３１．３４〜３７，１０１，１０６゜１０日・・
・遅延手段 ３２．３３・・・１０の入力 ４０・・・積分器　　　　５１〜５３・・・増幅器８０
・・・入力　　　　　８１・・・補間フィルタ８２・・
・アップサンプラ ８３・・・低域通過フィルタ ８４・・・符号化装置 ８５・・・１ビットディジタル−アナログ変換器９０・
・・装置　　　　　９１・・・９０の出力１００・・・
第１の加算回路 １０２．１０３，１０５，１０７，１０９・・・乗算器
１０４・・・第２の加算回路 −一−Ｆ／Ｅ Ｅ２／２Ｎｉ Ｆｌ［］、１１　　　　［４１゜ ■ ナーロ ０’） ヒプ 本 電Ｉ Ｌ） １ヨ 〜 口 ε 一一≦１−−−−　　− ロ １ジ Ｎ　　　　　　　　　・・　ロ ＬＪ　　　Ｏｆｆ ＦＩ６．１５ａ Ｆ１６．１６ ＦＩＢ２０ １υ１ Ｆ１６．２２

Claims (1)

  1. 【特許請求の範囲】 １、（ａ）入力信号を受け取るための入力と、１ビット
    符号化信号を供給するための出力とを含んで、前記入力
    信号を前記１ビット符号化信号に変換するための量子化
    装置および （ｂ）入力および出力を有する少なくとも３次のフィル
    タを含んで、前記量子化装置の入力にその量子化装置に
    よって生じた量子化誤り信号を帰還させるための誤り帰
    還手段 を具える符号化装置において、 前記フィルタの変換関数は、 Ｈｎ（Ｚ）＝１−（Ｚ−ｂ）＾ｎ／（Ｚ−ａ）＾ｎ、ｎ
    ≧３、０＜ａ＜ｂ（なお、ｎは前記フィルタの次数であ
    り、 ｂはほぼ１に等しい定数であり、 ａは定数である。） によって与えられるとともに、 前記フィルタの入力に供給される前記量子 化誤り信号を制限するための制限手段を具える ことを特徴とする符号化装置。 ２、３次の前記フィルタ（ｎ＝３）に対して、前記定数
    ａは０．３５＜ａ＜ｂを満たす値を有することを特徴と
    する特許請求の範囲第１項に記載の符号化装置。 ３、前記定数ａの値はほぼ０．５に等しくあることを特
    徴とする特許請求の範囲第２項に記載の符号化装置。 ４、４次の前記フィルタ（ｎ＝４）に対して、前記定数
    ａは０．６＜ａ＜ｂを満たす値を有することを特徴とす
    る特許請求の範囲第１項に記載の符号化装置。 ５、前記定数ａの値はほぼ０．６６に等しくあることを
    特徴とする特許請求の範囲第４項に記載の符号化装置。 ６、前記入力信号は時系列連続振幅信号であることを特
    徴とする特許請求の範囲第１項乃至第５項のいずれかに
    記載の符号化装置。 ７、前記入力信号は多重ビットディジタル信号であるこ
    とを特徴とする特許請求の範囲第１項乃至第５項のいず
    れかに記載の符号化装置。 ８、（ａ）（ｉ）前記入力信号を受け取るための第１入
    力と、 （ｉｉ）前記フィルタの出力信号を受け取 るための第２入力と、 （ｉｉｉ）これら入力信号および出力信号の和信号を前
    記量子化装置の入力に供給する ための出力と を有する第１の加算回路、 （ｂ）（ｉ）前記量子化装置の出力信号を受け取るため
    の第１入力と、 （ｉｉ）前記第１の加算回路の出力信号を 受け取るための第２入力と、 （ｉｉｉ）これら２個の出力信号間の差を前記フィルタ
    の入力に供給するための出力と を有する第２の加算回路および （ｃ）（ｉ）前記第１の加算回路の出力と、（ｉｉ）こ
    の第１の加算回路、前記第２の 加算回路および前記フィルタを含む第１ル ープにおけるそのフィルタの入力と の間に配される前記制限手段 を具えることを特徴とする特許請求の範囲第６項または
    第７項に記載の符号化装置。 ９、（ａ）（ｉ）前記入力信号を受け取るための第１入
    力と、 （ｉｉ）前記フィルタの出力信号を受け取 るための第２入力と、 （ｉｉｉ）これら入力信号および出力信号の和信号を前
    記量子化装置の入力に供給する ための出力と を有する第１の加算回路、 （ｂ）（ｉ）前記量子化装置の出力信号を受け取るため
    の第１入力と、 （ｉｉ）前記第１の加算回路の出力信号を 受け取るための第２入力と、 （ｉｉｉ）これら２個の出力信号間の差を前記フィルタ
    の入力に供給するための出力と を有する第２の加算回路、 （ｃ）（ｉ）前記第１の加算回路の出力と、（ｉｉ）こ
    の第１の加算回路、前記第２の 加算回路および前記フィルタを含む第１の ループにおけるそのフィルタの入力と の間に配される前記制限手段、 （ｄ）前記第１の加算回路、第２の加算回路およびフィ
    ルタを含む前記第１のループにおいて、前記第１の加算
    回路の出力と前記第２の加算回路の第２入力との間に配
    され、前記第１の加算回路の出力信号を前記量子化装置
    の１クロック期間だけ遅延させるための第１の遅延手段
    および （ｅ）前記第１の加算回路、前記量子化装置および前記
    フィルタを含む第２のループにおいて、前記第１の加算
    回路の出力と前記第２の加算回路の第１入力との間に配
    され、前記第１の遅延手段と同じ遅延時間を有する第２
    の遅延手段 を具えるとともに、 前記第１の加算回路は、 （ｉ）１クロック期間だけ遅延されたそ の第１の加算回路の出力信号を受け取るた めの第３入力および （ｉｉ）１クロック期間だけ遅延された前 記量子化装置の出力信号を受け取るための 第４入力 を有し、 また、前記フィルタの変換関数は、ＺＨ（Ｚ）−１によ
    って与えられる ことを特徴とする特許請求の範囲第６項に記載の符号化
    装置。 １０、（ａ）前記第１のループにおいて、前記第１の遅
    延手段は、 （ｉ）前記第１の加算回路の出力と前記量 子化装置の入力との間の、この第１の加算 回路の出力信号を１／２クロック期間だけ遅延させるた
    めの第３の遅延手段および （ｉｉ）前記量子化装置の入力と前記第２の加算回路の
    第２入力との間の、前記第１の 加算回路の出力信号を１／２クロック期間だけ遅延させ
    るための第４の遅延手段 を具えるとともに、 （ｂ）前記第２のループにおいて、前記第２の遅延手段
    は、 （ｉ）前記第３の遅延手段および （ｉｉ）前記量子化装置の出力と前記第２の加算回路の
    第１入力との間の、前記量子化 装置の出力信号を１／２クロック期間だけ遅延させるた
    めの第５の遅延手段 を具え、 （ｃ）また、前記第３の遅延手段の出力と前記第１の加
    算回路の第３入力との間に、前記第３の遅延手段の出力
    信号を１／２クロック期間だけ遅延させるための第６の
    遅延手段が配される ことを特徴とする特許請求の範囲第９項に記載の符号化
    装置。 １１、スイッチドキャパシタによって構成されるととも
    に、 （ａ）前記第１の加算回路、前記第３の遅延手段および
    前記第６の遅延手段を含むループはスイッチドキャパシ
    タ積分器を構成し、前記第１の加算回路の第１入力、第
    ２入力および第４入力における信号は１クロック期間の
    前半においてサンプルされるとともに、前記積分器の出
    力信号はその積分器の出力に１クロック期間の後半にお
    いて供給され、 （ｂ）前記量子化装置の出力信号はその量子化装置の出
    力に１クロック期間の後半において供給され、 （ｃ）前記第４の遅延手段は前記積分器の出力を前記フ
    ィルタの第１入力にすぐ次のクロック期間において接続
    するための第１のスイッチを具え、 （ｄ）前記第５の遅延手段は前記量子化装置の出力を前
    記フィルタの第２入力にすぐ次のクロック期間において
    接続するための第２のスイッチを具え、 （ｅ）更に、前記フィルタはそのフィルタの第１入力お
    よび第２入力における信号の和を処理する入力段を含む
    スイッチドキャパシタフィルタである ことを特徴とする特許請求の範囲第１０項に記載の符号
    化装置。 １２、（ａ）（ｉ）ｎビットの前記入力信号を受け取る
    ためのｎビット第１入力と、 （ｉｉ）前記フィルタのｍビット出力信号 を受け取るためｍビット第２入力と、 （ｉｉｉ）これらｎビット入力信号およびｍビット出力
    信号のＫ＋１ビット和信号を供 給するためのＫ＋１ビット出力と を有する第１の加算回路、 （ｂ）前記和信号の最上位桁ビットを前記量子化装置の
    入力に供給するための手段、 （ｃ）Ｋ桁の最下位桁ビットを前記フィルタのＫ＋１ビ
    ット入力に供給するための手段および （ｄ）ｌビット入力信号とｌビットで表現される前記量
    子化装置の出力信号とのｌビット差信号を前記フィルタ
    の前記Ｋ＋１ビット入力に供給するためのｌビット出力
    を有する論理回路装置のｌビット入力に、前記和信号の
    ｌ桁の最上位桁ビットを供給するための手段を具えるこ
    とを特徴とする特許請求の範囲第７項に記載の符号化装
    置。 １３、アナログ−ディジタル変換器に用いられることを
    特徴とする特許請求の範囲第１項乃至第６項および第８
    項乃至第１１項のいずれかに記載の符号化装置。 １４、ディジタル−アナログ変換器に用いられることを
    特徴とする特許請求の範囲第１項乃至第５項、第７項お
    よび第１２項のいずれかに記載の符号化装置。
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