JPH0613648A - 光電圧絶縁器および光電圧スタック - Google Patents
光電圧絶縁器および光電圧スタックInfo
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Abstract
(57)【要約】 （修正有）
【目的】 アルミニウムシリコン合金箔によって合金化
されている半導体ウェーファのスタック（スラブ３５
１）からなる光電圧絶縁器および光電圧スタックが提供
される。 【構成】 各ウェーファは、その互いに反対側の面にＰ
＋拡散層およびＮ＋拡散層をそれぞれ有するＰ形の本体
からなっている。ウェーファは、同じ順方向導通極性で
積み重ねられている。個々の光電圧絶縁器用スタック
（スラブ３５１）は、光源、好ましくはＬＥＤ３６０と
共に装着されており、この光源は、スタック内の各ウェ
ーファの縁部を照光すべく、配設されている。
されている半導体ウェーファのスタック（スラブ３５
１）からなる光電圧絶縁器および光電圧スタックが提供
される。 【構成】 各ウェーファは、その互いに反対側の面にＰ
＋拡散層およびＮ＋拡散層をそれぞれ有するＰ形の本体
からなっている。ウェーファは、同じ順方向導通極性で
積み重ねられている。個々の光電圧絶縁器用スタック
（スラブ３５１）は、光源、好ましくはＬＥＤ３６０と
共に装着されており、この光源は、スタック内の各ウェ
ーファの縁部を照光すべく、配設されている。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、固体素子リレーを動作
させるためのエネルギを形成する光電圧絶縁器および光
電圧スタックに関する。 【０００２】 【従来の技術および発明が解決しようとする課題】リー
ドリレーは汎用されている電気的リレーである。このよ
うなリレーでは例えば約１００万回のオーダーの限られ
た回数の動作寿命しかなく、しかもかなり大型で高価で
ある。そこでリードリレーを固体素子を用いたリレーで
置き換える努力がなされている。しかし、これらの努力
にも拘らずリードリレーに特性的もしくは経済的に対抗
し得る装置は製作されていない。 【０００３】そして、市販の固体素子リレーの殆どは出
力素子としてサイリスタ（ＳＣＲまたはトライアック）
を用いる。しかし、サイリスタは理想的な電気機械的ス
イッチの類似物に過ぎない。例えばサイリスタは最低で
も０．６Ｖのオン状態電圧降下があり、ターンオフする
には極性を反転させなければならなず、半サイクルのタ
ーンオフ時間を要し、大保持電流および大きな逆漏洩電
流を有する。したがってサイリスタはリードスイッチに
よる一般的な目的の装置のスイッチングのような応用面
には概ね不満足である。逆並列接続されたサイリスタの
使用が米国特許第４，２９６，３３１号に開示されてい
る。 【０００４】サイリスタではなくＭＯＳＦＥＴを用いる
固体素子リレーは、一対の機械的接点の理想的な導通／
阻止特性の、優れた固体素子類似物を形成する。双方向
導通ＭＯＳＦＥＴは交流および直流回路を制御すること
ができ、真の万能接点を形成する。 【０００５】適切なＬＥＤまたは他の放射源によって照
射されて素子のスイッチングを行う出力電流を形成する
光電圧発生器から、トランジスタをスイッチングする入
力エネルギがもたらされる、リレーもまた知られてい
る。このようなリレーは米国特許第４，２２７，０９８
号に示されている。 【０００６】主たる電力スイッチング素子が電力用ＭＯ
ＳＦＥＴであるとき、光電圧源からの入力電力は素子を
ターンオンするために素子のゲート容量を充分に充電し
なければならない。光電圧発生器、一般的には太陽電池
形素子のスタックを用いるとき、このような発生器はＭ
ＯＳＦＥＴゲート容量からの電池出力電流の放散を防止
するため高インピーダンスで動作しなければならない。
高インピーダンスであることにより、光発生器への入力
放射信号がオフとなって光発生器出力電圧が消失したと
きゲート容量の放電を遅らせる。そして、米国特許第
４，２２７，０９８号の回路では、電力ＭＯＳＦＥＴの
ゲート容量を高インピーダンス回路に放電するに要する
時間の長さだけ入力信号が持続した後も、電力ＭＯＳＦ
ＥＴはオンを保つ。米国特許第４，２２７，０９８号の
回路は、大きなｄＶ／ｄｔが電力ＭＯＳＦＥＴのドレイ
ン・ゲート間容量を充電し、入力信号なしでリレーをタ
ーンオンするので、電力ＭＯＳＦＥＴ端子間の大きなｄ
Ｖ／ｄｔによる誤った点弧にも感応してしまう。 【０００７】高速ターンオンのために、このゲート容量
のより速い放電を生じる回路も知られている。しかし、
そのような回路は米国特許第４，３９０，７９０号に示
されているような第２の光電圧源を用いる。第２の光電
圧源は入力信号の有無を検知し入力信号のターンオフで
入力照射がターンオフしたときにデプリション型ＭＯＳ
ＦＥＴをターンオンする。ＭＯＳＦＥＴのゲート容量
は、導通しているデプリション型ＭＯＳＦＥＴを介して
より高速のリレーターンオフ速度を得るよう、より素早
く放電する。 【０００８】光電圧絶縁器は電圧源として動作し、例え
ば１９８０年１０月７日付の米国特許第４，２２７，０
９８号に示された電力用金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のような電力スイッチング素
子をターンオンできる。このような光電圧絶縁器に用い
られている光電圧発生器はかなり高い出力を有し、ＬＥ
Ｄの付勢に直ちに応動して光電圧スタックから充分に大
きな出力を生じＭＯＳＦＥＴとかバイポーラトランジス
タ等の制御素子のゲートを駆動するに要するゲート電力
を供給するようにしなければならない。 【０００９】光電圧発生器は絶縁支持部材の表面上に離
間され、誘電的に絶縁された一群の光電圧発生器からな
り、電気的に互いに直列接続されたものとして知られて
いる。この形式の光電圧発生器は前記米国特許第４，２
２７，０９８号に示されている。このような素子は市販
されている。電気的に絶縁され、横方向に離間され且つ
直列接続された光発電電池は、発生した小数キャリヤを
集めるために約０．０２５４ｍｍ（１ｍｉｌ）厚の小さ
な体積のものしか使用できず、材料の寿命も短いという
欠点がある。また素子を直列に接続する電極は入射光を
阻止する。したがってこのような素子の出力電流は制限
される。しかも素子はかなり複雑な構造を有し、製作す
るのに経費がかかる。 【００１０】光電圧発生器は直列接続されたウェーファ
素子のスタックからなり各素子は同一の順導通方向に配
されたＰＮ接合を有する。これらの素子は小さなスラブ
に切断され得、このスラブは縁部から照光されてスタッ
クの２つの端部に接続された端子間に出力電圧を形成す
る。この形式の素子はＪ．Ｍ．ゴールト氏に１９６９年
１月２１日付で特許された本願の出願人に譲渡された米
国特許第３，４２２，５２７号に示されている。 【００１１】縁部照光された電池のスタックは、誘電的
に絶縁された電池よりも本質的に優れている。何故なら
ば、光がスラブ中に深く入り込み、形成されたキャリヤ
は例えば収集ジャンクションから０．１２７ｍｍの所で
形成されても収集されるからである。しかも縁部照光さ
れたスラブでは、隣合うユニット間の電気的接点は光路
の外にある。 【００１２】光発生器として用いられる従来の縁部照光
される構成では出力電流電力が制限される。そしてこの
ような素子はＭＯＳＦＥＴゲート容量を速やかに充電し
て極く短時間内にターンオンしきい値電圧に達するほど
には優れていない。一般的に、このような素子の各ウェ
ーファは浅いＰ形拡散層を伴うＮ形層を有し、収集ジャ
ンクションを形成する。またかなり厚いウェーファが用
いられ、最終的なスタックは、スタックの中央部に位置
する単一のＬＥＤによっては等しく照光するのが難しい
ほど非常に大きな高さを有する。 【００１３】 【課題を解決するための手段】本発明に関連する第１の
構成によれば、新規な高電圧双方向出力スイッチ電界効
果トランジスタ（ＢＯＳＦＥＴ）構造が設けられ、この
構造は共通の中央ソース領域を有する２つの横方向に集
積化された電界効果トランジスタを用いるものである。
この素子は光結合器すなわち光電圧絶縁回路の出力によ
って動作する。素子の２つの外側ドレイン領域は各エン
ハンスメント形チャネル領域を介して中央ソース領域に
接続されており、このチャネル領域は２つのドレイン電
極間の比較的低抵抗の導電路を介して２つの外側の離間
されたドレインを接続するように反転されてもよい。例
えば約２Ωよりも低い抵抗路が形成され得る。この抵抗
はリードリレーを用いる殆どの応用例に利用できる値で
ある。 【００１４】新規なジャンクション構成は新規な構成に
よる縮小表面電界を用いる。そして、２つのチャネル領
域が、２つのデプリション領域間に対称的に配置されて
いる。共通のソース接続が分離されたドレイン領域間を
連絡する。チャネル領域はＰ（−）本体上に形成された
注入Ｎ（−）領域内に配されたＰ領域である。制御回路
要素はＢＯＳＦＥＴチップ中に集積化されている。ある
実施例においては、ダイオードとＰＮＰトランジスタが
Ｎ（−）層中に形成され、この場合ダイオードはＰ形井
戸中に形成され、一方ＰＮＰトランジスタはＮ（−）領
域をそのベース領域として用いる。２つの主ドレイン領
域は相互間ならびにＰＮＰトランジスタおよびダイオー
ド用のＮ（−）領域と深いＰ＋絶縁拡散層によって絶縁
される。 【００１５】素子がオフのときのドレイン領域間の電圧
は１００〜１０００Ｖのオーダーであり、一般のリード
リレー応用例と置換できるリレーを製作することができ
る。このかなり高い電圧は、リレーが交流を制御してい
ようが直流電圧であろうが、高い出力電圧が横方向のＮ
（−）ドリフト領域によって阻止されてゲート酸化膜に
は加わらないために可能となる。したがって素子の出力
電圧が高くても非常に薄いゲート酸化膜を使用してゲー
トを非常に高感度に製作することができ、比較的小さな
電流源による比較的低い入力電圧によって素子をターン
オンすることができる。この結果、素子は後述する光結
合器すなわち光電圧始動器の出力によってターンオンさ
れる。したがって半導体スイッチング素子すなわちＢＯ
ＳＦＥＴは、非常に高感度なゲートターンオン特性を有
する、高電圧で比較的低抵抗の素子である。 【００１６】上記の素子は通常の応用例に使用でき、例
えば既存のサイリスタまたはトランジスタの直接置換と
しても用い得る。この素子はまた、電力スイッチング素
子と共に同一チップ中に集積化された他のリレー要素を
有する固体素子リレーの電力スイッチング要素としての
利用に応用することもできる。 【００１７】新規な固体素子リレー回路はまた、ＢＯＳ
ＦＥＴを導通状態に駆動するための単一の光電圧始動器
出力をかなり高い入力ターンオンインピーダンスを有す
る回路と共に用い、高速ターンオフ時間を提供するため
の光電圧始動器の寸法および低入力ターンオフインピー
ダンスの要求を制限するようになっている。 【００１８】新規な回路はゲート電圧が常に単一の光電
圧発生器出力に直ちに追従することを保証する。予定さ
れた光電圧発生器出力から電力ＭＯＳＦＥＴゲート電圧
を外れさせる２つの条件がある。これらはゲート・ソー
ス間容量ＣISS 上に蓄積された充電電荷および高いｄＶ
／ｄｔの下でドレイン・ゲート間容量ＣD-G を介して流
れる電流で誤ってゲートを充電する電荷である。電力Ｍ
ＯＳＦＥＴのゲートが光電圧発生器に直接接続されたと
き、ゲート信号が光発生器の出力から適切に与えられた
ものか寄生容量ＣISS またはＣD-G の１つの充電の結果
としてなのかを見分けることは不可能であることが知ら
れている。 【００１９】本発明に関連する一構成例によれば、検知
インピーダンスが光発生器と電力ＭＯＳＦＥＴのゲート
との間に接続されており、このインピーダンスは補助回
路を制御して偽のＭＯＳＦＥＴゲート電圧を速やかに消
去するように用いられる。好ましい実施例においては、
検知インピーダンスはダイオードであり、ツェナーダイ
オード、ＭＯＳＦＥＴ、または抵抗のような他の要素も
使用できる。別個の検知インピーダンスを使用すること
により、入力信号がターンオフされたとき第２の光発生
器アレイを用いずに補助回路を制御して容量ＣISS の急
速放電を行うことが可能となる。 【００２０】本発明に関連する好ましい実施例において
は、光電圧源出力から電力ＭＯＳＦＥＴのゲート・ソー
ス回路への充電回路はダイオードが接続されており、こ
のダイオードは光電圧源からゲート容量への電流の流入
を行わせて検知インピーダンスとして動作する。スイッ
チングトランジスタ回路が電力ＭＯＳＦＥＴ素子のゲー
ト容量と並列接続された光電圧源の正出力端子に接続さ
れた入力制御端子から制御され、スイッチングトランジ
スタは光電圧源出力電圧が消失し始めたときにバイアス
される。したがって、リレーは、光電圧源から充分な電
流が生じて電力ＭＯＳＦＥＴのゲート容量を必要な値ま
で充電すると直ちにスイッチングオンする。しかし、回
路がターンオフされるときおよび光電圧源の出力電圧が
所定値より低くなると、スイッチングトランジスタがタ
ーンオンして電力ＭＯＳＦＥＴの両ゲート容量に跨がっ
ておよび光電圧源に跨がって短絡回路を形成し、両ゲー
ト容量ＣISS および光電圧源の出力はスイッチングトラ
ンジスタにより短絡される。したがって、電力ＭＯＳＦ
ＥＴは速やかにターンオフする。 【００２１】また新規な交流クランプ回路も設けられて
おり、これは電力ＭＯＳＦＥＴのゲート・ソース電極に
跨がって接続された他のスイッチングトランジスタを有
する。抵抗−容量微分回路も設けられていて、ｄＶ／ｄ
ｔが所定値を超えたとき、電力ＭＯＳＦＥＴのゲート・
ドレイン間寄生容量ＣD-G を介してのミラー電流をバイ
パスするため第２のスイッチングトランジスタをターン
オンする。この交流回路は上述の検知インピーダンスと
電力ＭＯＳＦＥＴゲート電極との間に接続されている。 【００２２】ＭＯＳＦＥＴと共に単一チップ中に集積化
されたものとして示された新規な固体素子制御回路は通
常のＦＥＴ素子を駆動するためにも用いられる。 【００２３】本発明に関連する新規な固体素子リレーは
電気機械的リードリレーを含む市場に存在するリレーに
対し多くの利点を有する。そして本発明に関連する新規
な回路は交流および直流電圧をスイッチングでき、オフ
状態でＭＯＳＦＥＴ形素子の特性である非常に小さな漏
洩電流を有する。それはまた非常に低い熱オフセット電
圧を有し、閉成されたとき電気機械的干渉放射を生じな
い。それはまたオン状態で完全に抵抗性で最小限の保持
電流または出力電圧を有する。それはアナログ信号を正
確に送出することができる。しかもオン状態を保つのに
１〜２ｍＷの小電力しか要しない。そらにこの素子は数
マイクロ秒内にターンオンおよびターンオフし、リード
リレーとか通常の固体素子リレーが動作に要していたミ
リ秒とは対照的である。本発明に関連する素子の負荷電
流容量はチップ寸法およびジャンクション構成のみによ
って制限され、通常のリードリレーの負荷電流定格を満
足するには５００〜１０００ｍＡのオーダーでよい。ま
たそれは１兆回を超える動作ができる非常に長い動作寿
命を有する。全体装置は現在リードリレーとか他の通常
の固体素子リレーに用いられているものと同様の例えば
１６ピンＤＩＰ容器のような何らかのパッケージ中に収
容される。 【００２４】本発明に係る新規な光電圧スタックが設け
られ、この光電圧スタックは、スタック中のウェーファ
数を少なくして比較的高さの低いスタックを製作したに
も拘らず、非常に大きな出力電圧および電流を有する。
本発明の一実施例によれば、高抵抗Ｐ形本体が用いられ
ている。この本体上の薄いＮ＋層が本体中に収集ジャン
クションを形成する。収集ジャンクションを形成するた
めに薄いＮ＋層を有するＰ形本体を用いることにより、
Ｐ形本体中の小数キャリヤは電子である。このようなキ
ャリヤは通常のＮ形本体における小数キャリヤであるホ
ールよりも高い移動度を有する。 【００２５】好ましくは本体の材料が約５Ω・ｃｍより
大きな抵抗率、例えば３０〜５０Ω・ｃｍのフロートゾ
ーン引上げ結晶インゴットから形成された材料がよい。
しかし、通常のＰ形太陽電池に用いられている１〜５Ω
・ｃｍの低抵抗率材料も使用できる。低抵抗率材料の使
用は高出力電圧を形成するものとしては知られている
が、本発明の応用では高抵抗率材料の使用により得られ
る大短絡電流のために出力電圧を減らすことができる。 【００２６】ここで、本発明の他の特徴として、各半導
体ウェーファは取扱い中に壊れない範囲で可能な限り薄
い方がよい。本発明の新規な工程は、スタックに応力を
与えるウェーファ研削は合金化工程前の最終工程である
ので、そのような薄いウェーファの使用を可能にする。
実際、ウェーファはウェーファ中に形成されたキャリヤ
の拡散長より薄くされる。ＰＮ接合によって既に集めら
れた小数キャリヤを反射する反射層として作用する新規
なＰ＋層がＰ（−）本体上に離間されているので、これ
は行われ得る。 【００２７】本発明の更に他の特徴として、非常に高い
高導電率のＮ＋層が、Ｐ（−）本体の一側上に用いられ
ている。非常に高度にドープされたＮ＋層の使用により
Ｎ＋層をＰ形領域に変換することなくスタックを合金化
するのに、アルミニウム・シリコン低融点箔のアルミニ
ウムを使用することができる。Ｎ＋拡散はリン不純物と
共に行われるのが好ましい。リンはウェーファ内で金属
イオン用のゲッタとして働き材料の寿命を更に増す。 【００２８】上述の反射Ｐ＋層およびＮ＋層は、ＰＯＣ
ｌ3 およびＢＮによる前付着を用いるもののような周知
の良好に置換された拡散工程によって形成されるのが好
ましい。 【００２９】上述のように、スタックは、薄いアルミニ
ウムまたはアルミニウム低融点箔を合金化することによ
り、隣合うウェーファ間が接合されて接続される。しか
し所望であれば、金属注入エポキシまたはポリアミド
を、スタックを一緒に接続するために使用してもよい。
これはより浅いジャンクションの使用を可能にし且つス
タックの高さを低くする。 【００３０】シリコン単結晶ウェーファの端板もまたス
タックに用いられて充分に長いスタンドオフ距離を形成
して、ジャンクションを損うことなく、鋸代を持たせ且
つ導電率エポキシを使用して、ウェーファのジャンクシ
ョンを短絡することなく、スタック端部を離間した導線
に固着することを可能にする。 【００３１】上述のようにウェーファが処理されたと
き、それらの独立した出力は充分に高く、約２０素子よ
り少ない、好ましくは約１０素子からなるスタックで電
力ＭＯＳＦＥＴを速やかにターンオンするに充分なだけ
大きい適切な出力電流および電圧を形成することができ
る。 【００３２】 【実施例】図１には本発明に関連するＢＯＳＦＥＴおよ
び本発明に関連する制御回路を用いる固体素子リレーを
製作するために用いられる回路の一実施例が示されてい
る。光絶縁器すなわち光結合器が図１のとじた破線２０
内に示されている。光電圧絶縁器２０はリレー入力端子
２２および２３に接続されたＬＥＤ２１ならびにＬＥＤ
２１によって照光されたときに出力電流を形成する光電
圧ダイオード１９のスタックからなる。ＬＥＤ２１また
はその変形例は端子２２，２３への交流または直流によ
って励起される。図示実施例においては、直流入力源が
ＬＥＤ２１をターンオンおよびターンオフするために端
子２２および２３に接続される。例えば入力回路はＬＥ
Ｄを励起するためにＬＥＤ２１に約１０ｍＡの電流を与
えるように構成されている。 【００３３】図１の回路の残りは、出力端子２５および
２６を有する新規なＢＯＳＦＥＴ２４をターンオンおよ
びターンオフするための固体素子リレー要素を有する。
素子２４は高電圧素子であるが双方向導通特性を有する
から出力端子２５および２６は交流または直流回路に接
続される。そしてＢＯＳＦＥＴ２４は端子２５と２６と
の間に接続されたものとして図２に示されている２つの
直列接続された高電圧ＭＯＳＦＥＴ３０および３１の回
路と等価である。通常のＭＯＳＦＥＴ３０および３１は
端子３２と３３との間に与えられるゲート・基板間制御
電圧によってターンオンおよびターンオフされる。ＢＯ
ＳＦＥＴ２４の製造のための構造および方法は後に詳述
する。 【００３４】ＢＯＳＦＥＴ２４用の図１の制御要素はダ
イオード３５、ＰＮＰトランジスタ３６および入力抵抗
３７を有する。抵抗３７は非常に高いインピーダンスを
有し、５ＭΩ程度の抵抗である。 【００３５】図１の固体素子回路が後述のように用いら
れたときの特性は現在汎用されている通常の固体素子リ
レーとかリードリレーの特性に似ている。例えば回路特
性は端子２５，２６間に約２００ｍＡの最大負荷電流で
４００Ｖに耐えることができるものである。端子２５と
２６との間の抵抗は最大で２５Ωである。素子の入力容
量は約６０〜８０ｐＦであり、出力容量は約４０ｐＦで
ある。入出力回路間の容量は約２ｐＦである。５ＭΩの
抵抗を有する回路のターンオン時間は１０ｍＡの駆動電
流で約５０マイクロ秒であり、ターンオフ時間は約９０
マイクロ秒である。検出感度は入力インピーダンスを増
すことにより増すことができ、入力インピーダンスを減
らしてターンオフ速度を増すこともできる。 【００３６】光電圧絶縁器２０の特性は図３に誇張され
て示されている。図３に示すように、約５ＭΩの入力イ
ンピーダンスを用いたとき、ＬＥＤ２１がターンオンし
てから約４マイクロ秒でスタック１９の出力電圧が約３
Ｖまで上昇する。図３の特性を形成するためのＬＥＤの
駆動電流は約１０ｍＡである。オン時間はより、高い入
力インピーダンス３７をもちいるかまたはＬＥＤ駆動電
流を増すかにより短縮される。スタック１９の出力電圧
は、ＬＥＤ２１のターンオフにより直ちに減衰し始め
る。この減衰は図３の破線に示すように通常はかなり長
い時間を要する。それは、新規なダイオード３５および
ＰＮＰトランジスタ３６を用いない従来回路ではＢＯＳ
ＦＥＴ２４のゲート容量が緩慢に放電するからである。
しかし、本発明に関連する回路では、スタック１９の出
力電圧がＭＯＳＦＥＴのゲート電圧よりも約０．６Ｖ低
くなると、ＰＮＰトランジスタ３６が導通し始める。こ
れにより回路の入力インピーダンスはトランジスタの利
得によって低下する。そして図３に示すように、速やか
なターンオンのために、高入力インピーダンスが用いら
れていてもスタック電圧およびＢＯＳＦＥＴ２４のゲー
ト電圧は急速に消滅してかなり高速のターンオフが得ら
れる。 【００３７】ダイオード３５はＢＯＳＦＥＴ２４のゲー
ト回路への低インピーダンス充電路を形成し、抵抗３７
の全入力インピーダンスによっても素子を高速でターン
オンできることに注目すべきである。ダイオード３５は
検知インピーダンスであり、他のインピーダンスで置き
換えてもよい。 【００３８】図１の回路は次のように動作する。 【００３９】リレーをターンオンするために、ＬＥＤ２
１が励起されてスタック１９から充電電流が流れる。こ
の充電電流はダイオード３５を介して流れ、ＢＯＳＦＥ
Ｔ２４のゲート容量を充電する。ＢＯＳＦＥＴ２４ゲー
ト容量のしきい値電圧（約１．０Ｖ）が超えられたと
き、新規なＢＯＳＦＥＴはターンオンし約２．０〜２．
５Ｖで完全にオンに移行する。これにより端子２５と２
６との間に導電路が形成される。ＢＯＳＦＥＴ２４に対
する電流および電圧の要求が小さいものであるため、か
なり小さな光絶縁器１９でもＢＯＳＦＥＴ２４をターン
オンできる。 【００４０】抵抗３７で定まる高入力インピーダンス回
路に光電圧スタック１９の電流が与えられるので、非常
に高速の応答が得られる。通常の状況では、ＢＯＳＦＥ
Ｔをターンオフするために同一のインピーダンスを通し
てゲート容量を放電する必要があるので、この同一の高
入力インピーダンスは素子の急速ターンオフを妨げる。
しかし本発明に関連する回路では、高利得特性を有する
例えば静電誘導トランジスタ（ＳＩＴ）の非常な高性能
でターンオン速度を２０：１も改善する。後述のよう
に、ＰＮＰトランジスタでＢＯＳＦＥＴ２４の構成に代
替できる。トランジスタ３６は光電圧絶縁器２０を拘束
するために用いられているのではなくその出力電圧に追
従するために用いられていることに特に注目すべきであ
る。スタック１９の出力電圧が一旦ゲート電圧よりも約
０．６Ｖ低くなると、トランジスタ３６がターンオンす
る。この回路の実効入力インピーダンスは、約４００で
あるトランジスタ３６のベータで割算した抵抗３７の抵
抗値である。したがって、実効入力回路はかなり低イン
ピーダンス回路であり、これはＢＯＳＦＥＴ２４のゲー
ト容量をかなり急速に放電してかなり急速にターンオフ
する。 【００４１】図１の回路の電流制御特性が図４に示され
ている。図４において、スタック１９の正出力端子の電
圧からダイオード３５の順方向降下分を差し引いたもの
であるゲート電圧が約１Ｖに達するとＢＯＳＦＥＴ２４
がターンオンする。一旦２Ｖに達すると、素子は殆ど完
全にオンであるそのときの負荷電流は、例えば１００ｍ
Ａに達する。阻止状態から完全オン状態にＢＯＳＦＥＴ
２４を切り換えるに要する実際の電圧は約３Ｖよりも低
く、素子はＴＴＬ回路で動作できる。なお、図４中、１
００ＭＩＬＳは、２．５４ｍｍに相当する。 【００４２】図５〜図１２は、ダイオード３５、トラン
ジスタ３６および抵抗３７を有するシリコンの単一チッ
プを示している。一実施例ではリレー全体につき前述の
定格に対し、チップは０．３８１ｍｍ程度の厚さ、１．
８０３ｍｍ〜２．３３７ｍｍ程度の長さおよび幅を有す
る。もちろん寸法は変え得る。 【００４３】チップの表面は図５に平面図として示さ
れ、これはＢＯＳＦＥＴ２４のソースおよびドレイン用
の金属パターンを示している。言うまでもないが、図５
のチップはかなり大きなウェーファ上に同時に形成され
た多数のチップの１つである。 【００４４】図５、図６および図８によれば、ＢＯＳＦ
ＥＴ素子２４は便宜上クロスハッチングで示された２つ
の主ドレイン電極５０および５１からなる。拡大された
パッド領域５２および５３は、通常のワイヤボンディン
グ技術によりドレイン５０および５１に電気的接続を行
うために用いられる。 【００４５】ドレイン５０および５１は図１の端子２５
および２６に接続されるもので、各々は図８に拡大され
て詳細が示されているドレインフィンガ５４および５５
のような複数の離間した細長いフィンガからなる。図５
の構成は細部が誇張されており、実際の素子では各ドレ
イン領域用に約１５本のフィンガが用いられている。 【００４６】ソースコンタクト５６および５７を含む複
数の細長いソース接点がチップを横方向に横切るように
配され且つ細長いドレインフィンガの離間した対の間に
対称配置される。個々のソースフィンガは垂直中央導体
６５および周りを取り囲む境界６６によって互いに電気
的に接続されている。したがって電路は、例えばドレイ
ン５０からドレイン５１へと画定され、並列接続された
フィンガ５４および５５からソースフィンガ５６へ、そ
してソースフィンガ５６に沿って右へ行きドレインフィ
ンガ５８および５９に至るものとなる。全てのドレイン
およびソースの金属はアルミニウムである。チップの底
面にはソース境界６６に接続された電極が設けられてい
る。基板接続パッド６０が図５の素子の表面に設けられ
ている。 【００４７】上述の新規な噛合い櫛歯形パターンは、後
述のように上記導電路を制御するゲート酸化膜間に高電
圧を与えることなく、ドレイン５０，５１間に高電圧を
使用することを可能にする。図５のドレイン電極および
ソース電極の隣合う対の各々に対して平行導電路が存在
することに注目すべきである。図５の素子の表面には後
述のように素子のゲート回路に簡単なボンド接続を行う
ゲートパッド６１が設けられている。さらに図５の基板
パッド６０はスタック１９の負出力端子に接続されてい
る図１のＢＯＳＦＥＴ２４の基板端子に対応し、ゲート
パッド６１はスタック１９の正出力端子に接続されてい
るダイオード３５のアノードに対応する。 【００４８】図５に示すように、破線領域Ｂ内に示され
たチップ領域は後述するように概略図示されたダイオー
ド３５およびトランジスタ３６の形成のために留保され
ている。チップの表面は図５に示されていないが後述す
るような方法でその外縁周りに抵抗３７を支持する。 【００４９】ジャンクションパターンは図５の領域Ａの
ジャンクションパターンと関連させて図６および図８に
示されている。このパターンは図５の素子の全表面に亘
って用いられている。 【００５０】図６および図８を参照すると、チップ７０
の本体は前述のように軽度にドープされたＰ（−）領域
で約０．３８１ｍｍ厚で例えば３０Ω・ｃｍの抵抗率を
有する。主Ｐ（−）領域は素子の主電路と直列ではない
がＢＯＳＦＥＴの破壊電圧を定める。次いで軽度にドー
プされたＮ形ドリフト領域がＰ（−）本体領域の上面に
形成される。しばしばデプリション領域またはドリフト
領域と呼ばれるＮ（−）領域７１は、好ましくは５μｍ
の深さを有し通常のエピタキシャル成長技術で形成され
る。しかし好ましくは層７１はイオン注入により形成さ
れる。Ｎ（−）ドリフト領域７１は素子の動作中横方向
に正しいデプリションを得て素子表面の電界を表面上で
均一に分布されるようにするために正しくドープされな
ければならない。好ましくはＮ（−）領域７１は約１×
１０12イオン／ｃｍ2 のドーズでリンイオン注入を行う
ことにより形成される。前述のように約５μｍの深さま
でリンイオンを拡散させるため、約１２００℃で約１８
時間に亘るドライブイン工程が、注入工程に続く。 【００５１】次いで図５のソース・ストリップの各々の
下に配されるストリップを有するＰ＋領域７２が形成さ
れる。ストリップ７２のようなストリップの横方向側部
は横方向内部よりもより軽度にドープされる。それはこ
れらの領域が後述のように形成されるＭＯＳＦＥＴのチ
ャネルを画定するからである。 【００５２】図６および図８のストリップ７２のような
ストリップを形成するために領域７１の表面にフィール
ド酸化膜が形成され且つ適切な細いストリップが通常の
マスキング、光食刻法およびエッチングによりフィール
ド酸化膜中に開けられる。次いで例えばホウ素イオンを
用いて例えば３×１０14イオン／ｃｍ2 のかなり重度の
ドーズでイオン注入が行われる。このホウ素イオンを５
μｍもしくはそれより深く拡散させるたに、１２００℃
で約１００分間のドライブイン工程が、注入工程に続
く。 【００５３】続いてマスキング酸化膜が約５０００オン
グストロームまで成長する。次いで第２のマスクが酸化
膜表面にかけられ、後述するゲートおよびＮ＋ソースス
トリップ８２および８３を受け入れるための領域上に窓
がエッチングされる。次にゲート酸化膜は露出したシリ
コン表面上に約７００オングストロームの厚さまで成長
する。次いでポリシリコンが全表面に約５０００オング
ストロームの厚さまで付着される。 【００５４】次いでポリシリコン表面に第３のマスクが
かけられ、所望のポリシリコンゲートパターンが光食刻
により素子表面上に形成され、マスクによって露光され
たポリシリコンがゲート酸化膜まで食刻される。露出し
たゲート酸化膜も食刻され、例えば３×１０13イオン／
ｃｍ2 程度のかなり低いイオンドーズが与えられ、Ｐ＋
ストリップ７２の両側およびゲート酸化膜の下方に、よ
り軽度ドープされたＰ形領域７２ａおよび７２ｂを形成
する。次いで約１１２５℃で１２０分間、軽度にドープ
された領域を２．５〜３μｍまで拡散させ、マスク酸化
膜を約１５００オングストロームにする。このマスク酸
化膜は、制御回路要素の形成時に用いられ、軽度にドー
プされたＰ領域を拡散させる一方、同じ窓にＮ＋領域が
後に形成されるのを防止することを可能にする。軽度に
ドープされたＰ形領域７２ａおよび７２ｂの使用によ
り、後述するようにＢＯＳＦＥＴのしきい値電圧は低下
する。 【００５５】第４のマスク形成および光食刻操作が行わ
れ、ドレイン領域８０および８１上のストリップをフィ
ールド酸化膜に開ける。第５のマスキングおよび光食刻
も行われてソース領域８２および８３の上ならびに制御
回路の選択された領域上に、１５００オングストローム
のマスク酸化膜にストリップが開けられる。次いで拡散
によりＮ＋領域８０，８１，８２および８３が形成され
る。領域８０および８１はドレイン接点フィンガ５４お
よび５５の下に配されるＮ＋ストリップである。しか
し、一般にＮ＋領域８０および８１は図５のドレイン電
極５４の形状を有する櫛歯状パターンの部分である。言
うまでもないがドレイン電極５１の下に同様のパターン
が同時に形成される。図８のＮ＋領域８２および８３は
ソースフィンガ５６の下に配される細いストリップであ
る。この後素子表面に保護酸化膜がかけられ、マスキン
グ操作でソースおよびドレイン接点を含む必要な金属用
の窓を開ける。ソース接触フィンガ５６はＮ＋領域８２
および８３をＰ＋領域７２の中心に接続する。明らかに
他の同様のストリップが他のソースストリップの下方に
配され、領域７２のような対応するＰ形領域内に形成さ
れる。Ｎ＋ストリップ８２および８３はチャネル領域７
２ａおよび７２ｂを画定し、これら領域はエンハンスメ
ント形ＭＯＳＦＥＴ動作用のＮ形チャネルを形成すべく
反転されてもよい。 【００５６】図８にポリシリコンゲート９０および９１
として示された細長いポリシリコンゲートはそれぞれチ
ャネル領域７２ａおよび７２ｂ上に配される。チャネル
７２ａ，７２ｂの上の活性ポリシリコンゲート領域の下
の酸化膜の厚さは非常に薄く約７００オングストローム
であり、素子のしきい値電圧を実質的に低下させる。ポ
リシリコンゲート９０および９１は図５のゲートパッド
６１に適切に接続されており、導電性ポリシリコンゲー
ト９０および９１をソース金属ストリップ５６から絶縁
するシロックスまたはガラス絶縁層の各層１００および
１０１によって覆われる。 【００５７】上述の点から、新規な工程はソースおよび
チャネル領域がポリシリコンゲートと自己整合させられ
るＤＭＯＳ工程であることが分るであろう。実際、仮に
初期（−）領域７１をも含めるならば、その工程は三重
拡散工程である。 【００５８】図９に示すように、ポリシリコン層９１は
領域８１のようなドレイン領域の端部を包み込む。領域
７２ｂのようなチャネルおよびドレイン領域の上のゲー
ト酸化膜はポリシリコンゲート９１がその曲り始める点
の少し手前で終わる。これはアバランシェ降伏において
ゲート酸化膜が熱キャリヤに曝されるのを防止する。こ
のアバランシェ降伏はジャンクション曲線のこの領域で
生じる。これによりゲート酸化膜の損傷は避けられる。 【００５９】図８には素子の全表面を横切って延び且つ
例えば１．２μｍの厚さを有する通常のフィールド酸化
物層もある。通常の処理技術を用いることにより酸化物
層は適切に開口され、ドレインフィンガ５４および５５
ならびにソース電極ストリップ５６を有するドレイン電
極が図示のように付着される。単一の金属シートが素子
の表面上に形成されてマスク酸化膜の窓に露出されるチ
ップ表面領域に接点を形成し、この金属は次いでマスク
されて例えば図５および図８に示すように最終の所望パ
ターンに切断される。 【００６０】こうして得られた電界効果トランジスタ
は、ドレイン５０および５１の間にかなりの高電圧が接
続され得る新規な横形双方向導通電界効果トランジスタ
（ＢＯＳＦＥＴ）である。小電流源から適切な低電圧が
ポリシリコンゲート９０および９１に与えられると、図
５のチップの全領域上のチャネル７２ａおよび７２ｂは
反転され、電流はドレイン５０から反転されたチャネル
領域を介してソースフィンガ５６のようなソースフィン
ガに流れる。電流は次いで素子の他の半分上のソースフ
ィンガ５６から外方に反転されたチャネルを再び介して
ドレイン５１のフィンガに至り、２つのドレイン電極間
に導電路を形成する。ポリシリコンゲート９０および９
１と基板基準電圧に固定されたフィンガ５６のようなソ
ースフィンガとの間には非常に小さな電圧差しかないか
らこの素子は高電圧素子である。したがって、ドレイン
電極５０，５１間に非常に高い電圧が現れても、チャネ
ル領域７２ａおよび７２ｂ上の薄い酸化膜には数Ｖしか
生じない。 【００６１】したがって本発明に関連する新規な素子は
交流または直流スイッチング電力ＭＯＳＦＥＴとしての
一般的な応用ができる。勿論素子の電流定格はチャネル
７２ａおよび７２ｂの有効幅によってのみ制限され、図
２に示した寸法１．８０３ｍｍ×２．３１１ｍｍの素子
の場合、その定格電流は約２００ｍＡである。素子のし
きい値電圧は、薄いゲート酸化膜によって非常に低く、
２Ｖと２．５Ｖとの間で生じる完全ターンオンで約１Ｖ
である。素子のオン抵抗もかなり低く、例えば約２５Ω
より低い。 【００６２】図示実施例におけるドレインフィンガ５４
および５５のようなドレインフィンガ間の間隔は中心間
で０．２０３ｍｍである。Ｐ＋領域７２の幅は約０．０
２５４ｍｍである。この形式の構成では領域８１または
８０のような何れかのドレイン領域からＰ＋領域７２の
間の横方向電界はフィールド酸化膜９３の直ぐ下のウェ
ーファの表面に沿って非常に良好に分布している。すな
わち表面に沿う等電位曲線は均等に分布している。した
がって表面における局部的な電界による局部破壊は避け
られる。 【００６３】新規なＢＯＳＦＥＴはこの点に関しては図
５の領域Ｂに集積化されたダイオード３５およびＰＮＰ
トランジスタ３６を有し非常によく構成されている。領
域Ｂに用いられているジャンクションパターンは図７お
よび図１０に詳細に示されている。図７および図１０に
よれば、Ｎ（−）領域７１はＰ＋拡散層７２が形成され
たのと同時に形成された拡大Ｐ＋拡散層１１０を有す
る。図７において、Ｐ＋拡散層７２は図８のソーススト
リップ５６の下にあるものと同一であるが、図５の領域
Ｂの両側の長さの短いソースストリップの下にある図７
のものとは異なるＮ＋ストリップ８２および８３を有す
る。Ｐ形拡散層７２ａおよび７２ｂが形成されるとき、
Ｐ形拡散層１１１および１１２の形成も図７のＰ＋矩形
リング１１０内に露出されたＮ（−）フレーム内で行わ
れる。Ｎ＋コンタクト領域１１３およびＮ＋領域１１４
もＮ＋領域８２および８３が形成されたときに形成され
る。 【００６４】図７に示される回路およびジャンクション
パターンは図１０に示されている。そしてダイオード３
５はＰ領域１１１とＮ＋領域１１４との間に形成された
ＰＮジャンクションによって画定される。Ｎ＋領域１１
４は図５のゲートパッド６１に接続されているポリシリ
コンゲートラチスに電気的に接続されている。ダイオー
ド３５のアノードはＮ＋領域１１３に電気的に接続さ
れ、次いでリレーへの入力回路の正端子に接続されてい
る。 【００６５】非常に高利得のＰＮＰトランジスタ３６
は、Ｐ領域１１２、Ｎ（−）本体７１およびＰ（−）本
体７０で形成されている。コレクタ電極は図示のように
Ｐ（−）本体に接続されているＰ＋リング１１０を介し
て接続されている。領域１１０は次に基板電極に電気的
に接続され且つ光スタック入力の負端子に接続されてい
る。ＰＮＰトランジスタの形成はＢＯＳＦＥＴ素子を形
成するために用いられている工程に理想的に適合してお
り、非常に高利得のトランジスタが形成されることに注
目すべきである。 【００６６】図１の抵抗３７は何らかの所望の方法でチ
ップ上に設けられる。好ましくは図１１に示すように抵
抗は図５のチップの外縁を取り囲み、例えば２．５４ｍ
ｍ〜５．０８ｍｍの長さを有して１〜５ＭΩの抵抗を有
するものである。抵抗端子は、好ましくはゲートパッド
６１の下で、Ｐ＋領域７２の形成と共に形成されるＰ＋
周縁領域１３０中に形成される。 【００６７】図１１は破線１３１内にＮ（−）ストリッ
プ領域１３２の平面を示し、この領域１３２はチップ周
縁周りに延び且つ図１２に示すようにＰ＋領域１３０に
より離間された端部を有する。ストリップ１３２は例え
ば１５μｍの幅を有する。チップ内の適切な電位点に接
続された適切な端子１３５および１３６に対しそれぞれ
接続されたＮ＋端部パッド１３３および１３４（図１
２）が設けられている。Ｐ＋領域１３０に対するＮ＋領
域１３３および１３４は１０〜１２Ｖの降伏電圧を有す
るツェナーダイオード１４０（図１２）を画定する。 【００６８】新規なＢＯＳＦＥＴ構造は他の方法でも構
成できる。図１３および図１４はＢＯＳＦＥＴを構成す
るために用いられ得るジャンクションパターンの第２実
施例を示す。図１３および図１４のジャンクションパタ
ーンは図８と対比されるべきもので同一の符号は同様要
素を示している。図８の構成と図１３および図１４の構
成との基本的相違は、ドレインＤ１およびＤ２が完全な
噛合い櫛歯形かどうかである。図８のＰ＋領域７２は図
１４の２つの独立し横方向に離間した部分１５０および
１５１として形成され、これら２つの部分の中央には単
一のＮ＋領域１５２が配され、ソースストリップ５６に
接続されている。次いでＰ形領域１５０および１５１内
にはＮ＋領域１６０および１６１が形成され、Ｐ領域１
５０および１５１の各々の中にポリシリコンゲートの対
１６２および１６３ならびに１６４および１６５と協働
する２つのチャネルを画定する。ゲート１６２および１
６３ならびにゲート１６４および１６５は、ゲート金属
ストリップ１７０および１７１にそれぞれ周期的に接続
されている。 【００６９】図１５は前述のＢＯＳＦＥＴチップに組み
込まれ得る回路を示しており、この回路は図１の回路に
対しターンオフ速度が増し、予期しないｄＶ／ｄｔター
ンオンの対策がなされた点で特徴を有する。図１の要素
と同様の要素には図１５でも同一の符号が与えられてい
る。 【００７０】図１５の高速ターンオフ回路は、ＮＰＮト
ランジスタ２００、ＰチャネルＭＯＳＦＥＴ２０１およ
び抵抗２０２からなる。これら要素は、ＬＥＤ２１がタ
ーンオフしたときゲート・基板間寄生容量ＣISS 上の電
圧がスタック１９の電圧に追従する、実際には同電圧を
引き下げることを確実に行う再生的ターンオフ回路を形
成する。スタック電圧が素子２４のゲート電圧よりも約
０．５Ｖ低くなると、ＰチャネルＭＯＳＦＥＴ２０１が
ターンオンし、ＣISS がＭＯＳＦＥＴ２０１およびＮＰ
Ｎトランジスタ２００のベース・エミッタ回路を介して
放電する。これはトランジスタ２００をターンオンさせ
てスタック１９を放電させ、放電中はＭＯＳＦＥＴ２０
１をターンオンさせ続ける。要素３５，２００，２０１
および２０２は簡単にＢＯＳＦＥＴチップ中に組み込め
るものである。 【００７１】図１５のスイッチング回路のスイッチング
オフ速度は、４７０ＫΩの抵抗３７を有する図１の回路
のスイッチング速度に等しい。図１５の回路は放電抵抗
３７用の低い値を要せず、したがって光電圧要素に多く
の負荷を負わせない。これは回路の検出感度、ターンオ
ン速度およびターンオフ速度を改善する。 【００７２】図１５はまたｄＶ／ｄｔ抑制のためのダイ
ナミック交流クランプ回路を示している。そしてドレイ
ン・ゲート間の分布寄生容量ＣD-G は端子２５と２６と
の間の充分に大きなｄＶ／ｄｔの下で充分に大きなパル
ス電流が流れることを可能にし、端子２２および２３に
入力信号がないときでもＭＯＳＦＥＴ２４をターンオン
させる。この抑制回路は抵抗２１０、コンデンサ２１１
およびＮＰＮトランジスタ２１３を有し、これら要素の
全てが電力ＭＯＳＦＥＴチップに集積化される。抵抗−
容量分圧器は、端子２５，２６間のｄＶ／ｄｔが所定値
を超えるとトランジスタ２１２をターンオンさせて容量
ＣISS とＣD-G との間の接続点を接地する。 【００７３】図１５の回路において、抵抗２０２および
２１０はそれぞれ１ＭΩであり、コンデンサ２１１は２
０ｐＦである。 【００７４】図１６および図１７によれば、本発明に係
る光電圧スタックに用いられる光発生ウェーファを製作
するための出発ウェーファが示されている。図１６およ
び図１７ならびにこれから出てくる図のウェーファの寸
法は、明瞭化のために比例関係を無視して誇張して示さ
れている。図１６のウェーファは高抵抗率ｐ形材料であ
り、ウェーファはできる限り薄いが注意深く取り扱えば
破壊することのない程度の強度を有するものである。例
えば、図１６および図１７のウェーファはフロートゾー
ン結晶成長法で形成されたインゴットから切り出され、
約５０Ω・ｃｍの抵抗率を有するｐ形である。これが概
ね実用的最高値であるが、１〜５Ω・ｃｍ等の通常のＰ
形太陽電池に用いられている値のものも使用できる。高
抵抗率材料の使用により、ウェーファから終局的に製作
される各セルの出力電圧は減じるが、より大きな短絡電
流が得られる。 【００７５】使用されたウェーファは直径約５０．８ｍ
ｍで、厚さ約０．１９ｍｍのもので、これは過大な破壊
を起こさずに工業的工程で取り扱い得る最も薄いもので
ある。ウェーファ直径を例えば７６．２ｍｍにすること
もできるが、それに応じてウェーファ厚を例えば０．２
３ｍｍと厚くしなければならない。 【００７６】図１６および図１７のウェーファ３２０の
頂面および底面は、約０．４μｍ厚の成長酸化物層３２
１および３２２によって酸化される。次いで通常のフォ
トレジストマスク層３２３が、図１８の酸化物層３２２
上に形成される。ウェーファは通常マスクされていない
酸化物層をエッチング除去し、一方図１９に示すように
酸化物層３２１はそのまま残す。 【００７７】この後ホウ素を含むキャリヤが図１９の少
なくともウェーファの底面の露出していない面に付着さ
れ、次いでホウ素はウェーファ中にドライブインされて
図２０に示されるＰ＋領域３３０を形成する。この処理
は１２５０℃で１０時間であり、ホウ素が約０．０２５
４ｍｍの深さまで拡散するまで行う。図２０のドライブ
インは表面抵抗率が約５０Ω／□に達するまで行われ
る。酸化物層３２１はホウ素プレデポジションおよびド
ライブイン処理中マスクとして働く。またホウ素をドラ
イブインする間、厚さ約１μｍの酸化物層が図２０のウ
ェーファの底部表面上で成長する。 【００７８】この後図２１に示されるように、フォトレ
ジスト層３３２が酸化物層３３１の表面に施され、マス
クされていない酸化物層３２１は図２１のウェーファの
上面から除去される。 【００７９】その後、ＰＯＣｌ3 源を用いた、非常に重
度のＮ＋プレデポジションおよびドライブインが行わ
れ、マスクされていない表面にＮ＋領域３３３を形成す
る。ウェーファ３２０の上面にＮ＋領域３３３を拡散さ
せるために、面積抵抗が約０．８Ω／□となるまで、１
１２５℃で２時間に亘りリン材料がウェーファ上にプレ
デポジションされる。この後、不純物は約１２００℃で
１０時間ドライブインされる。これはＮ＋領域３３３に
約０．０２５４ｍｍの深さまで行われる。このドライブ
インはウェーファのＮ＋表面の抵抗率が約０．５Ω／□
になるまで中止される。表面抵抗率が０．５Ω／□と非
常に高いものであり、ウェーファ表面で約１×１０20リ
ンイオン／ｃｍ3 より大なるときに得られるものであ
る。実際、リンイオン濃度は固体溶解限度である２×１
０20イオン／ｃｍ3 まで上げ得る。 【００８０】この新規なＮ＋拡散層はＰ（−）領域３２
０の寿命を延ばす。それはリンイオンがシリコン本体中
の金属イオンに対してゲッタとして働くからである。し
かも非常に重度にドープされたＮ＋領域３３３を形成す
る工程は、ジャンクションパターンを形成するための最
終工程であり、多数のウェーファを合金化してスタック
にするための手段として、アルミニウム箔またはアルミ
ニウム低融点材料を用いることを許容する。すなわち、
アルミニウムはＮ＋層をＰ形電導性に反転することはな
い。この後図２３に示すように、６：１水酸化フッ素化
合物エッチ材料の使用により、図２２のウェーファから
全ての酸化物が除去される。 【００８１】工程の次の段階は図２４に示すようなスタ
ックの形成であり、ウェーファ３４０，３４１および３
４２を含む１０枚のウェーファが０．０２５４ｍｍ厚の
箔３４３を間に挟んで積み重ねられる。ウェーファの数
は変え得る。箔３４３はアルミニウム８８重量％および
シリコン１２重量％のアルミニウム・シリコン低融点材
料である。０．２０３ｍｍ厚の純粋アルミニウムの端板
３４４および３４５がスタックの両端に重ねられる。仮
に端板３４４および３４５がアルミニウム・シリコン低
融点材料であると、端板３４４および３４５に直ぐ隣合
う箔は省略できる。また端板３４４および３４５はシリ
コン製でもよい。 【００８２】次に全スタックは適切な方法で軽い圧力が
かけられ、スタックを合金化するための適切な装置中に
置かれる。例えばスタックは窒素ガス洗浄を用いるベル
ト炉中に置かれる。この炉はオーブン通過時間が約４５
分であるときピークが約８００℃で５分間となるものと
すべきである。通常の合金化炉も使用できる。 【００８３】スタックが合金化された後、スタックは所
望寸法のスラブに切断される。このスラブはスタックを
その軸に平行な方向に切断することによって形成され
る。図２５は図２４のスタックから形成されたスラブを
示し、このスタックは適切な通常の単一または多数の刃
を有する鋸によって切断される。図２５のスラブは約
０．５０８ｍｍ幅で１．５２４ｍｍ長の寸法を有する。
スラブの高さは１０枚のシリコンウェーファおよび結合
箔の全高さによって決まり、約２．５４ｍｍ（１００ｍ
ｉｌｓ）である。幅および長さならびにスタック当りの
ウェーファ数は変え得る。したがって１０．２ｍｍ×
０．３８ｍｍのスラブ素子も用い得る。１０枚のウェー
ファによって形成される２．５４ｍｍの高さは小さく、
スラブの中心から０．７６ｍｍの位置にある照光ＬＥＤ
からの距離はスラブの何れかのウェーファ素子から非常
に異なって離間されたものではない。 【００８４】図２５の光電圧スラブは図２６および図２
７に示される光電圧絶縁器に組み込まれる。そして図２
６および図２７において、頂部電極３４５および底部電
極３４４からそれぞれ延びる電極３５２および３５３を
有する図２５のスラブ３５１を適切に支持する支持ベー
ス３５０が示されている。電極３６１および３６２を有
する通常のＬＥＤ３６０は、好ましくは赤外線出力のＬ
ＥＤであり支持ベース３５０上に置かれ且つ概ねスラブ
の中心に置かれるが充分な距離例えば０．７６ｍｍだけ
スラブから離間されてＬＥＤ電極とスタック電極との間
に所望の絶縁構造（３７５０Ｖ）を形成する。図２６お
よび図２７において、容器の高さは約１．５２４ｍｍよ
り若干大きく、直径は約１．５２４ｍｍより若干大き
く、容器の頂部の直径は約３．１７５ｍｍである。 【００８５】この組み上がったものは次いでＬＥＤ照光
に透過性の透明絶縁シリコーン本体３７０で覆われる。
シリコーン本体３７０は反射性被膜３７１で覆われる。
好ましくは被膜３７１は本体３７０と同一組成のシリコ
ーンで構成するが、例えば二酸化チタン粉末のような白
い反射性材料を含むものとする。この粉末入りシリコー
ンの使用は、シリコーン本体３７０への被膜３７１の接
着を確実なものにする。 【００８６】図２８は図２５、図２６および図２７のス
タックの詳細を示し且つ端板３４４および３４５におけ
る切断鋸による損傷がどのようなものかを示している。
特に端板は、端板３４４における端部４０１および４０
４のように荒く斜面状にされ且つ荒く形成された端部を
有する。端板３４４および３４５は全ての鋸損傷を受け
入れるに充分なだけ厚く、鋸損傷は端板に隣合ったウェ
ーファ中にジャンクションまで達しない。端板３４４お
よび３４５はまた充分な厚さすなわち導電エポキシ塊４
１０および４１１を受け入れるスタンドオフを有する。
このスタンドオフは、スタックを、離間したリードフレ
ーム要素すなわち他の電極４１２および４１３の端部
に、端板に隣合う活性ジャンクション間を短絡する危険
なく固着させるために用いられる。
させるためのエネルギを形成する光電圧絶縁器および光
電圧スタックに関する。 【０００２】 【従来の技術および発明が解決しようとする課題】リー
ドリレーは汎用されている電気的リレーである。このよ
うなリレーでは例えば約１００万回のオーダーの限られ
た回数の動作寿命しかなく、しかもかなり大型で高価で
ある。そこでリードリレーを固体素子を用いたリレーで
置き換える努力がなされている。しかし、これらの努力
にも拘らずリードリレーに特性的もしくは経済的に対抗
し得る装置は製作されていない。 【０００３】そして、市販の固体素子リレーの殆どは出
力素子としてサイリスタ（ＳＣＲまたはトライアック）
を用いる。しかし、サイリスタは理想的な電気機械的ス
イッチの類似物に過ぎない。例えばサイリスタは最低で
も０．６Ｖのオン状態電圧降下があり、ターンオフする
には極性を反転させなければならなず、半サイクルのタ
ーンオフ時間を要し、大保持電流および大きな逆漏洩電
流を有する。したがってサイリスタはリードスイッチに
よる一般的な目的の装置のスイッチングのような応用面
には概ね不満足である。逆並列接続されたサイリスタの
使用が米国特許第４，２９６，３３１号に開示されてい
る。 【０００４】サイリスタではなくＭＯＳＦＥＴを用いる
固体素子リレーは、一対の機械的接点の理想的な導通／
阻止特性の、優れた固体素子類似物を形成する。双方向
導通ＭＯＳＦＥＴは交流および直流回路を制御すること
ができ、真の万能接点を形成する。 【０００５】適切なＬＥＤまたは他の放射源によって照
射されて素子のスイッチングを行う出力電流を形成する
光電圧発生器から、トランジスタをスイッチングする入
力エネルギがもたらされる、リレーもまた知られてい
る。このようなリレーは米国特許第４，２２７，０９８
号に示されている。 【０００６】主たる電力スイッチング素子が電力用ＭＯ
ＳＦＥＴであるとき、光電圧源からの入力電力は素子を
ターンオンするために素子のゲート容量を充分に充電し
なければならない。光電圧発生器、一般的には太陽電池
形素子のスタックを用いるとき、このような発生器はＭ
ＯＳＦＥＴゲート容量からの電池出力電流の放散を防止
するため高インピーダンスで動作しなければならない。
高インピーダンスであることにより、光発生器への入力
放射信号がオフとなって光発生器出力電圧が消失したと
きゲート容量の放電を遅らせる。そして、米国特許第
４，２２７，０９８号の回路では、電力ＭＯＳＦＥＴの
ゲート容量を高インピーダンス回路に放電するに要する
時間の長さだけ入力信号が持続した後も、電力ＭＯＳＦ
ＥＴはオンを保つ。米国特許第４，２２７，０９８号の
回路は、大きなｄＶ／ｄｔが電力ＭＯＳＦＥＴのドレイ
ン・ゲート間容量を充電し、入力信号なしでリレーをタ
ーンオンするので、電力ＭＯＳＦＥＴ端子間の大きなｄ
Ｖ／ｄｔによる誤った点弧にも感応してしまう。 【０００７】高速ターンオンのために、このゲート容量
のより速い放電を生じる回路も知られている。しかし、
そのような回路は米国特許第４，３９０，７９０号に示
されているような第２の光電圧源を用いる。第２の光電
圧源は入力信号の有無を検知し入力信号のターンオフで
入力照射がターンオフしたときにデプリション型ＭＯＳ
ＦＥＴをターンオンする。ＭＯＳＦＥＴのゲート容量
は、導通しているデプリション型ＭＯＳＦＥＴを介して
より高速のリレーターンオフ速度を得るよう、より素早
く放電する。 【０００８】光電圧絶縁器は電圧源として動作し、例え
ば１９８０年１０月７日付の米国特許第４，２２７，０
９８号に示された電力用金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のような電力スイッチング素
子をターンオンできる。このような光電圧絶縁器に用い
られている光電圧発生器はかなり高い出力を有し、ＬＥ
Ｄの付勢に直ちに応動して光電圧スタックから充分に大
きな出力を生じＭＯＳＦＥＴとかバイポーラトランジス
タ等の制御素子のゲートを駆動するに要するゲート電力
を供給するようにしなければならない。 【０００９】光電圧発生器は絶縁支持部材の表面上に離
間され、誘電的に絶縁された一群の光電圧発生器からな
り、電気的に互いに直列接続されたものとして知られて
いる。この形式の光電圧発生器は前記米国特許第４，２
２７，０９８号に示されている。このような素子は市販
されている。電気的に絶縁され、横方向に離間され且つ
直列接続された光発電電池は、発生した小数キャリヤを
集めるために約０．０２５４ｍｍ（１ｍｉｌ）厚の小さ
な体積のものしか使用できず、材料の寿命も短いという
欠点がある。また素子を直列に接続する電極は入射光を
阻止する。したがってこのような素子の出力電流は制限
される。しかも素子はかなり複雑な構造を有し、製作す
るのに経費がかかる。 【００１０】光電圧発生器は直列接続されたウェーファ
素子のスタックからなり各素子は同一の順導通方向に配
されたＰＮ接合を有する。これらの素子は小さなスラブ
に切断され得、このスラブは縁部から照光されてスタッ
クの２つの端部に接続された端子間に出力電圧を形成す
る。この形式の素子はＪ．Ｍ．ゴールト氏に１９６９年
１月２１日付で特許された本願の出願人に譲渡された米
国特許第３，４２２，５２７号に示されている。 【００１１】縁部照光された電池のスタックは、誘電的
に絶縁された電池よりも本質的に優れている。何故なら
ば、光がスラブ中に深く入り込み、形成されたキャリヤ
は例えば収集ジャンクションから０．１２７ｍｍの所で
形成されても収集されるからである。しかも縁部照光さ
れたスラブでは、隣合うユニット間の電気的接点は光路
の外にある。 【００１２】光発生器として用いられる従来の縁部照光
される構成では出力電流電力が制限される。そしてこの
ような素子はＭＯＳＦＥＴゲート容量を速やかに充電し
て極く短時間内にターンオンしきい値電圧に達するほど
には優れていない。一般的に、このような素子の各ウェ
ーファは浅いＰ形拡散層を伴うＮ形層を有し、収集ジャ
ンクションを形成する。またかなり厚いウェーファが用
いられ、最終的なスタックは、スタックの中央部に位置
する単一のＬＥＤによっては等しく照光するのが難しい
ほど非常に大きな高さを有する。 【００１３】 【課題を解決するための手段】本発明に関連する第１の
構成によれば、新規な高電圧双方向出力スイッチ電界効
果トランジスタ（ＢＯＳＦＥＴ）構造が設けられ、この
構造は共通の中央ソース領域を有する２つの横方向に集
積化された電界効果トランジスタを用いるものである。
この素子は光結合器すなわち光電圧絶縁回路の出力によ
って動作する。素子の２つの外側ドレイン領域は各エン
ハンスメント形チャネル領域を介して中央ソース領域に
接続されており、このチャネル領域は２つのドレイン電
極間の比較的低抵抗の導電路を介して２つの外側の離間
されたドレインを接続するように反転されてもよい。例
えば約２Ωよりも低い抵抗路が形成され得る。この抵抗
はリードリレーを用いる殆どの応用例に利用できる値で
ある。 【００１４】新規なジャンクション構成は新規な構成に
よる縮小表面電界を用いる。そして、２つのチャネル領
域が、２つのデプリション領域間に対称的に配置されて
いる。共通のソース接続が分離されたドレイン領域間を
連絡する。チャネル領域はＰ（−）本体上に形成された
注入Ｎ（−）領域内に配されたＰ領域である。制御回路
要素はＢＯＳＦＥＴチップ中に集積化されている。ある
実施例においては、ダイオードとＰＮＰトランジスタが
Ｎ（−）層中に形成され、この場合ダイオードはＰ形井
戸中に形成され、一方ＰＮＰトランジスタはＮ（−）領
域をそのベース領域として用いる。２つの主ドレイン領
域は相互間ならびにＰＮＰトランジスタおよびダイオー
ド用のＮ（−）領域と深いＰ＋絶縁拡散層によって絶縁
される。 【００１５】素子がオフのときのドレイン領域間の電圧
は１００〜１０００Ｖのオーダーであり、一般のリード
リレー応用例と置換できるリレーを製作することができ
る。このかなり高い電圧は、リレーが交流を制御してい
ようが直流電圧であろうが、高い出力電圧が横方向のＮ
（−）ドリフト領域によって阻止されてゲート酸化膜に
は加わらないために可能となる。したがって素子の出力
電圧が高くても非常に薄いゲート酸化膜を使用してゲー
トを非常に高感度に製作することができ、比較的小さな
電流源による比較的低い入力電圧によって素子をターン
オンすることができる。この結果、素子は後述する光結
合器すなわち光電圧始動器の出力によってターンオンさ
れる。したがって半導体スイッチング素子すなわちＢＯ
ＳＦＥＴは、非常に高感度なゲートターンオン特性を有
する、高電圧で比較的低抵抗の素子である。 【００１６】上記の素子は通常の応用例に使用でき、例
えば既存のサイリスタまたはトランジスタの直接置換と
しても用い得る。この素子はまた、電力スイッチング素
子と共に同一チップ中に集積化された他のリレー要素を
有する固体素子リレーの電力スイッチング要素としての
利用に応用することもできる。 【００１７】新規な固体素子リレー回路はまた、ＢＯＳ
ＦＥＴを導通状態に駆動するための単一の光電圧始動器
出力をかなり高い入力ターンオンインピーダンスを有す
る回路と共に用い、高速ターンオフ時間を提供するため
の光電圧始動器の寸法および低入力ターンオフインピー
ダンスの要求を制限するようになっている。 【００１８】新規な回路はゲート電圧が常に単一の光電
圧発生器出力に直ちに追従することを保証する。予定さ
れた光電圧発生器出力から電力ＭＯＳＦＥＴゲート電圧
を外れさせる２つの条件がある。これらはゲート・ソー
ス間容量ＣISS 上に蓄積された充電電荷および高いｄＶ
／ｄｔの下でドレイン・ゲート間容量ＣD-G を介して流
れる電流で誤ってゲートを充電する電荷である。電力Ｍ
ＯＳＦＥＴのゲートが光電圧発生器に直接接続されたと
き、ゲート信号が光発生器の出力から適切に与えられた
ものか寄生容量ＣISS またはＣD-G の１つの充電の結果
としてなのかを見分けることは不可能であることが知ら
れている。 【００１９】本発明に関連する一構成例によれば、検知
インピーダンスが光発生器と電力ＭＯＳＦＥＴのゲート
との間に接続されており、このインピーダンスは補助回
路を制御して偽のＭＯＳＦＥＴゲート電圧を速やかに消
去するように用いられる。好ましい実施例においては、
検知インピーダンスはダイオードであり、ツェナーダイ
オード、ＭＯＳＦＥＴ、または抵抗のような他の要素も
使用できる。別個の検知インピーダンスを使用すること
により、入力信号がターンオフされたとき第２の光発生
器アレイを用いずに補助回路を制御して容量ＣISS の急
速放電を行うことが可能となる。 【００２０】本発明に関連する好ましい実施例において
は、光電圧源出力から電力ＭＯＳＦＥＴのゲート・ソー
ス回路への充電回路はダイオードが接続されており、こ
のダイオードは光電圧源からゲート容量への電流の流入
を行わせて検知インピーダンスとして動作する。スイッ
チングトランジスタ回路が電力ＭＯＳＦＥＴ素子のゲー
ト容量と並列接続された光電圧源の正出力端子に接続さ
れた入力制御端子から制御され、スイッチングトランジ
スタは光電圧源出力電圧が消失し始めたときにバイアス
される。したがって、リレーは、光電圧源から充分な電
流が生じて電力ＭＯＳＦＥＴのゲート容量を必要な値ま
で充電すると直ちにスイッチングオンする。しかし、回
路がターンオフされるときおよび光電圧源の出力電圧が
所定値より低くなると、スイッチングトランジスタがタ
ーンオンして電力ＭＯＳＦＥＴの両ゲート容量に跨がっ
ておよび光電圧源に跨がって短絡回路を形成し、両ゲー
ト容量ＣISS および光電圧源の出力はスイッチングトラ
ンジスタにより短絡される。したがって、電力ＭＯＳＦ
ＥＴは速やかにターンオフする。 【００２１】また新規な交流クランプ回路も設けられて
おり、これは電力ＭＯＳＦＥＴのゲート・ソース電極に
跨がって接続された他のスイッチングトランジスタを有
する。抵抗−容量微分回路も設けられていて、ｄＶ／ｄ
ｔが所定値を超えたとき、電力ＭＯＳＦＥＴのゲート・
ドレイン間寄生容量ＣD-G を介してのミラー電流をバイ
パスするため第２のスイッチングトランジスタをターン
オンする。この交流回路は上述の検知インピーダンスと
電力ＭＯＳＦＥＴゲート電極との間に接続されている。 【００２２】ＭＯＳＦＥＴと共に単一チップ中に集積化
されたものとして示された新規な固体素子制御回路は通
常のＦＥＴ素子を駆動するためにも用いられる。 【００２３】本発明に関連する新規な固体素子リレーは
電気機械的リードリレーを含む市場に存在するリレーに
対し多くの利点を有する。そして本発明に関連する新規
な回路は交流および直流電圧をスイッチングでき、オフ
状態でＭＯＳＦＥＴ形素子の特性である非常に小さな漏
洩電流を有する。それはまた非常に低い熱オフセット電
圧を有し、閉成されたとき電気機械的干渉放射を生じな
い。それはまたオン状態で完全に抵抗性で最小限の保持
電流または出力電圧を有する。それはアナログ信号を正
確に送出することができる。しかもオン状態を保つのに
１〜２ｍＷの小電力しか要しない。そらにこの素子は数
マイクロ秒内にターンオンおよびターンオフし、リード
リレーとか通常の固体素子リレーが動作に要していたミ
リ秒とは対照的である。本発明に関連する素子の負荷電
流容量はチップ寸法およびジャンクション構成のみによ
って制限され、通常のリードリレーの負荷電流定格を満
足するには５００〜１０００ｍＡのオーダーでよい。ま
たそれは１兆回を超える動作ができる非常に長い動作寿
命を有する。全体装置は現在リードリレーとか他の通常
の固体素子リレーに用いられているものと同様の例えば
１６ピンＤＩＰ容器のような何らかのパッケージ中に収
容される。 【００２４】本発明に係る新規な光電圧スタックが設け
られ、この光電圧スタックは、スタック中のウェーファ
数を少なくして比較的高さの低いスタックを製作したに
も拘らず、非常に大きな出力電圧および電流を有する。
本発明の一実施例によれば、高抵抗Ｐ形本体が用いられ
ている。この本体上の薄いＮ＋層が本体中に収集ジャン
クションを形成する。収集ジャンクションを形成するた
めに薄いＮ＋層を有するＰ形本体を用いることにより、
Ｐ形本体中の小数キャリヤは電子である。このようなキ
ャリヤは通常のＮ形本体における小数キャリヤであるホ
ールよりも高い移動度を有する。 【００２５】好ましくは本体の材料が約５Ω・ｃｍより
大きな抵抗率、例えば３０〜５０Ω・ｃｍのフロートゾ
ーン引上げ結晶インゴットから形成された材料がよい。
しかし、通常のＰ形太陽電池に用いられている１〜５Ω
・ｃｍの低抵抗率材料も使用できる。低抵抗率材料の使
用は高出力電圧を形成するものとしては知られている
が、本発明の応用では高抵抗率材料の使用により得られ
る大短絡電流のために出力電圧を減らすことができる。 【００２６】ここで、本発明の他の特徴として、各半導
体ウェーファは取扱い中に壊れない範囲で可能な限り薄
い方がよい。本発明の新規な工程は、スタックに応力を
与えるウェーファ研削は合金化工程前の最終工程である
ので、そのような薄いウェーファの使用を可能にする。
実際、ウェーファはウェーファ中に形成されたキャリヤ
の拡散長より薄くされる。ＰＮ接合によって既に集めら
れた小数キャリヤを反射する反射層として作用する新規
なＰ＋層がＰ（−）本体上に離間されているので、これ
は行われ得る。 【００２７】本発明の更に他の特徴として、非常に高い
高導電率のＮ＋層が、Ｐ（−）本体の一側上に用いられ
ている。非常に高度にドープされたＮ＋層の使用により
Ｎ＋層をＰ形領域に変換することなくスタックを合金化
するのに、アルミニウム・シリコン低融点箔のアルミニ
ウムを使用することができる。Ｎ＋拡散はリン不純物と
共に行われるのが好ましい。リンはウェーファ内で金属
イオン用のゲッタとして働き材料の寿命を更に増す。 【００２８】上述の反射Ｐ＋層およびＮ＋層は、ＰＯＣ
ｌ3 およびＢＮによる前付着を用いるもののような周知
の良好に置換された拡散工程によって形成されるのが好
ましい。 【００２９】上述のように、スタックは、薄いアルミニ
ウムまたはアルミニウム低融点箔を合金化することによ
り、隣合うウェーファ間が接合されて接続される。しか
し所望であれば、金属注入エポキシまたはポリアミド
を、スタックを一緒に接続するために使用してもよい。
これはより浅いジャンクションの使用を可能にし且つス
タックの高さを低くする。 【００３０】シリコン単結晶ウェーファの端板もまたス
タックに用いられて充分に長いスタンドオフ距離を形成
して、ジャンクションを損うことなく、鋸代を持たせ且
つ導電率エポキシを使用して、ウェーファのジャンクシ
ョンを短絡することなく、スタック端部を離間した導線
に固着することを可能にする。 【００３１】上述のようにウェーファが処理されたと
き、それらの独立した出力は充分に高く、約２０素子よ
り少ない、好ましくは約１０素子からなるスタックで電
力ＭＯＳＦＥＴを速やかにターンオンするに充分なだけ
大きい適切な出力電流および電圧を形成することができ
る。 【００３２】 【実施例】図１には本発明に関連するＢＯＳＦＥＴおよ
び本発明に関連する制御回路を用いる固体素子リレーを
製作するために用いられる回路の一実施例が示されてい
る。光絶縁器すなわち光結合器が図１のとじた破線２０
内に示されている。光電圧絶縁器２０はリレー入力端子
２２および２３に接続されたＬＥＤ２１ならびにＬＥＤ
２１によって照光されたときに出力電流を形成する光電
圧ダイオード１９のスタックからなる。ＬＥＤ２１また
はその変形例は端子２２，２３への交流または直流によ
って励起される。図示実施例においては、直流入力源が
ＬＥＤ２１をターンオンおよびターンオフするために端
子２２および２３に接続される。例えば入力回路はＬＥ
Ｄを励起するためにＬＥＤ２１に約１０ｍＡの電流を与
えるように構成されている。 【００３３】図１の回路の残りは、出力端子２５および
２６を有する新規なＢＯＳＦＥＴ２４をターンオンおよ
びターンオフするための固体素子リレー要素を有する。
素子２４は高電圧素子であるが双方向導通特性を有する
から出力端子２５および２６は交流または直流回路に接
続される。そしてＢＯＳＦＥＴ２４は端子２５と２６と
の間に接続されたものとして図２に示されている２つの
直列接続された高電圧ＭＯＳＦＥＴ３０および３１の回
路と等価である。通常のＭＯＳＦＥＴ３０および３１は
端子３２と３３との間に与えられるゲート・基板間制御
電圧によってターンオンおよびターンオフされる。ＢＯ
ＳＦＥＴ２４の製造のための構造および方法は後に詳述
する。 【００３４】ＢＯＳＦＥＴ２４用の図１の制御要素はダ
イオード３５、ＰＮＰトランジスタ３６および入力抵抗
３７を有する。抵抗３７は非常に高いインピーダンスを
有し、５ＭΩ程度の抵抗である。 【００３５】図１の固体素子回路が後述のように用いら
れたときの特性は現在汎用されている通常の固体素子リ
レーとかリードリレーの特性に似ている。例えば回路特
性は端子２５，２６間に約２００ｍＡの最大負荷電流で
４００Ｖに耐えることができるものである。端子２５と
２６との間の抵抗は最大で２５Ωである。素子の入力容
量は約６０〜８０ｐＦであり、出力容量は約４０ｐＦで
ある。入出力回路間の容量は約２ｐＦである。５ＭΩの
抵抗を有する回路のターンオン時間は１０ｍＡの駆動電
流で約５０マイクロ秒であり、ターンオフ時間は約９０
マイクロ秒である。検出感度は入力インピーダンスを増
すことにより増すことができ、入力インピーダンスを減
らしてターンオフ速度を増すこともできる。 【００３６】光電圧絶縁器２０の特性は図３に誇張され
て示されている。図３に示すように、約５ＭΩの入力イ
ンピーダンスを用いたとき、ＬＥＤ２１がターンオンし
てから約４マイクロ秒でスタック１９の出力電圧が約３
Ｖまで上昇する。図３の特性を形成するためのＬＥＤの
駆動電流は約１０ｍＡである。オン時間はより、高い入
力インピーダンス３７をもちいるかまたはＬＥＤ駆動電
流を増すかにより短縮される。スタック１９の出力電圧
は、ＬＥＤ２１のターンオフにより直ちに減衰し始め
る。この減衰は図３の破線に示すように通常はかなり長
い時間を要する。それは、新規なダイオード３５および
ＰＮＰトランジスタ３６を用いない従来回路ではＢＯＳ
ＦＥＴ２４のゲート容量が緩慢に放電するからである。
しかし、本発明に関連する回路では、スタック１９の出
力電圧がＭＯＳＦＥＴのゲート電圧よりも約０．６Ｖ低
くなると、ＰＮＰトランジスタ３６が導通し始める。こ
れにより回路の入力インピーダンスはトランジスタの利
得によって低下する。そして図３に示すように、速やか
なターンオンのために、高入力インピーダンスが用いら
れていてもスタック電圧およびＢＯＳＦＥＴ２４のゲー
ト電圧は急速に消滅してかなり高速のターンオフが得ら
れる。 【００３７】ダイオード３５はＢＯＳＦＥＴ２４のゲー
ト回路への低インピーダンス充電路を形成し、抵抗３７
の全入力インピーダンスによっても素子を高速でターン
オンできることに注目すべきである。ダイオード３５は
検知インピーダンスであり、他のインピーダンスで置き
換えてもよい。 【００３８】図１の回路は次のように動作する。 【００３９】リレーをターンオンするために、ＬＥＤ２
１が励起されてスタック１９から充電電流が流れる。こ
の充電電流はダイオード３５を介して流れ、ＢＯＳＦＥ
Ｔ２４のゲート容量を充電する。ＢＯＳＦＥＴ２４ゲー
ト容量のしきい値電圧（約１．０Ｖ）が超えられたと
き、新規なＢＯＳＦＥＴはターンオンし約２．０〜２．
５Ｖで完全にオンに移行する。これにより端子２５と２
６との間に導電路が形成される。ＢＯＳＦＥＴ２４に対
する電流および電圧の要求が小さいものであるため、か
なり小さな光絶縁器１９でもＢＯＳＦＥＴ２４をターン
オンできる。 【００４０】抵抗３７で定まる高入力インピーダンス回
路に光電圧スタック１９の電流が与えられるので、非常
に高速の応答が得られる。通常の状況では、ＢＯＳＦＥ
Ｔをターンオフするために同一のインピーダンスを通し
てゲート容量を放電する必要があるので、この同一の高
入力インピーダンスは素子の急速ターンオフを妨げる。
しかし本発明に関連する回路では、高利得特性を有する
例えば静電誘導トランジスタ（ＳＩＴ）の非常な高性能
でターンオン速度を２０：１も改善する。後述のよう
に、ＰＮＰトランジスタでＢＯＳＦＥＴ２４の構成に代
替できる。トランジスタ３６は光電圧絶縁器２０を拘束
するために用いられているのではなくその出力電圧に追
従するために用いられていることに特に注目すべきであ
る。スタック１９の出力電圧が一旦ゲート電圧よりも約
０．６Ｖ低くなると、トランジスタ３６がターンオンす
る。この回路の実効入力インピーダンスは、約４００で
あるトランジスタ３６のベータで割算した抵抗３７の抵
抗値である。したがって、実効入力回路はかなり低イン
ピーダンス回路であり、これはＢＯＳＦＥＴ２４のゲー
ト容量をかなり急速に放電してかなり急速にターンオフ
する。 【００４１】図１の回路の電流制御特性が図４に示され
ている。図４において、スタック１９の正出力端子の電
圧からダイオード３５の順方向降下分を差し引いたもの
であるゲート電圧が約１Ｖに達するとＢＯＳＦＥＴ２４
がターンオンする。一旦２Ｖに達すると、素子は殆ど完
全にオンであるそのときの負荷電流は、例えば１００ｍ
Ａに達する。阻止状態から完全オン状態にＢＯＳＦＥＴ
２４を切り換えるに要する実際の電圧は約３Ｖよりも低
く、素子はＴＴＬ回路で動作できる。なお、図４中、１
００ＭＩＬＳは、２．５４ｍｍに相当する。 【００４２】図５〜図１２は、ダイオード３５、トラン
ジスタ３６および抵抗３７を有するシリコンの単一チッ
プを示している。一実施例ではリレー全体につき前述の
定格に対し、チップは０．３８１ｍｍ程度の厚さ、１．
８０３ｍｍ〜２．３３７ｍｍ程度の長さおよび幅を有す
る。もちろん寸法は変え得る。 【００４３】チップの表面は図５に平面図として示さ
れ、これはＢＯＳＦＥＴ２４のソースおよびドレイン用
の金属パターンを示している。言うまでもないが、図５
のチップはかなり大きなウェーファ上に同時に形成され
た多数のチップの１つである。 【００４４】図５、図６および図８によれば、ＢＯＳＦ
ＥＴ素子２４は便宜上クロスハッチングで示された２つ
の主ドレイン電極５０および５１からなる。拡大された
パッド領域５２および５３は、通常のワイヤボンディン
グ技術によりドレイン５０および５１に電気的接続を行
うために用いられる。 【００４５】ドレイン５０および５１は図１の端子２５
および２６に接続されるもので、各々は図８に拡大され
て詳細が示されているドレインフィンガ５４および５５
のような複数の離間した細長いフィンガからなる。図５
の構成は細部が誇張されており、実際の素子では各ドレ
イン領域用に約１５本のフィンガが用いられている。 【００４６】ソースコンタクト５６および５７を含む複
数の細長いソース接点がチップを横方向に横切るように
配され且つ細長いドレインフィンガの離間した対の間に
対称配置される。個々のソースフィンガは垂直中央導体
６５および周りを取り囲む境界６６によって互いに電気
的に接続されている。したがって電路は、例えばドレイ
ン５０からドレイン５１へと画定され、並列接続された
フィンガ５４および５５からソースフィンガ５６へ、そ
してソースフィンガ５６に沿って右へ行きドレインフィ
ンガ５８および５９に至るものとなる。全てのドレイン
およびソースの金属はアルミニウムである。チップの底
面にはソース境界６６に接続された電極が設けられてい
る。基板接続パッド６０が図５の素子の表面に設けられ
ている。 【００４７】上述の新規な噛合い櫛歯形パターンは、後
述のように上記導電路を制御するゲート酸化膜間に高電
圧を与えることなく、ドレイン５０，５１間に高電圧を
使用することを可能にする。図５のドレイン電極および
ソース電極の隣合う対の各々に対して平行導電路が存在
することに注目すべきである。図５の素子の表面には後
述のように素子のゲート回路に簡単なボンド接続を行う
ゲートパッド６１が設けられている。さらに図５の基板
パッド６０はスタック１９の負出力端子に接続されてい
る図１のＢＯＳＦＥＴ２４の基板端子に対応し、ゲート
パッド６１はスタック１９の正出力端子に接続されてい
るダイオード３５のアノードに対応する。 【００４８】図５に示すように、破線領域Ｂ内に示され
たチップ領域は後述するように概略図示されたダイオー
ド３５およびトランジスタ３６の形成のために留保され
ている。チップの表面は図５に示されていないが後述す
るような方法でその外縁周りに抵抗３７を支持する。 【００４９】ジャンクションパターンは図５の領域Ａの
ジャンクションパターンと関連させて図６および図８に
示されている。このパターンは図５の素子の全表面に亘
って用いられている。 【００５０】図６および図８を参照すると、チップ７０
の本体は前述のように軽度にドープされたＰ（−）領域
で約０．３８１ｍｍ厚で例えば３０Ω・ｃｍの抵抗率を
有する。主Ｐ（−）領域は素子の主電路と直列ではない
がＢＯＳＦＥＴの破壊電圧を定める。次いで軽度にドー
プされたＮ形ドリフト領域がＰ（−）本体領域の上面に
形成される。しばしばデプリション領域またはドリフト
領域と呼ばれるＮ（−）領域７１は、好ましくは５μｍ
の深さを有し通常のエピタキシャル成長技術で形成され
る。しかし好ましくは層７１はイオン注入により形成さ
れる。Ｎ（−）ドリフト領域７１は素子の動作中横方向
に正しいデプリションを得て素子表面の電界を表面上で
均一に分布されるようにするために正しくドープされな
ければならない。好ましくはＮ（−）領域７１は約１×
１０12イオン／ｃｍ2 のドーズでリンイオン注入を行う
ことにより形成される。前述のように約５μｍの深さま
でリンイオンを拡散させるため、約１２００℃で約１８
時間に亘るドライブイン工程が、注入工程に続く。 【００５１】次いで図５のソース・ストリップの各々の
下に配されるストリップを有するＰ＋領域７２が形成さ
れる。ストリップ７２のようなストリップの横方向側部
は横方向内部よりもより軽度にドープされる。それはこ
れらの領域が後述のように形成されるＭＯＳＦＥＴのチ
ャネルを画定するからである。 【００５２】図６および図８のストリップ７２のような
ストリップを形成するために領域７１の表面にフィール
ド酸化膜が形成され且つ適切な細いストリップが通常の
マスキング、光食刻法およびエッチングによりフィール
ド酸化膜中に開けられる。次いで例えばホウ素イオンを
用いて例えば３×１０14イオン／ｃｍ2 のかなり重度の
ドーズでイオン注入が行われる。このホウ素イオンを５
μｍもしくはそれより深く拡散させるたに、１２００℃
で約１００分間のドライブイン工程が、注入工程に続
く。 【００５３】続いてマスキング酸化膜が約５０００オン
グストロームまで成長する。次いで第２のマスクが酸化
膜表面にかけられ、後述するゲートおよびＮ＋ソースス
トリップ８２および８３を受け入れるための領域上に窓
がエッチングされる。次にゲート酸化膜は露出したシリ
コン表面上に約７００オングストロームの厚さまで成長
する。次いでポリシリコンが全表面に約５０００オング
ストロームの厚さまで付着される。 【００５４】次いでポリシリコン表面に第３のマスクが
かけられ、所望のポリシリコンゲートパターンが光食刻
により素子表面上に形成され、マスクによって露光され
たポリシリコンがゲート酸化膜まで食刻される。露出し
たゲート酸化膜も食刻され、例えば３×１０13イオン／
ｃｍ2 程度のかなり低いイオンドーズが与えられ、Ｐ＋
ストリップ７２の両側およびゲート酸化膜の下方に、よ
り軽度ドープされたＰ形領域７２ａおよび７２ｂを形成
する。次いで約１１２５℃で１２０分間、軽度にドープ
された領域を２．５〜３μｍまで拡散させ、マスク酸化
膜を約１５００オングストロームにする。このマスク酸
化膜は、制御回路要素の形成時に用いられ、軽度にドー
プされたＰ領域を拡散させる一方、同じ窓にＮ＋領域が
後に形成されるのを防止することを可能にする。軽度に
ドープされたＰ形領域７２ａおよび７２ｂの使用によ
り、後述するようにＢＯＳＦＥＴのしきい値電圧は低下
する。 【００５５】第４のマスク形成および光食刻操作が行わ
れ、ドレイン領域８０および８１上のストリップをフィ
ールド酸化膜に開ける。第５のマスキングおよび光食刻
も行われてソース領域８２および８３の上ならびに制御
回路の選択された領域上に、１５００オングストローム
のマスク酸化膜にストリップが開けられる。次いで拡散
によりＮ＋領域８０，８１，８２および８３が形成され
る。領域８０および８１はドレイン接点フィンガ５４お
よび５５の下に配されるＮ＋ストリップである。しか
し、一般にＮ＋領域８０および８１は図５のドレイン電
極５４の形状を有する櫛歯状パターンの部分である。言
うまでもないがドレイン電極５１の下に同様のパターン
が同時に形成される。図８のＮ＋領域８２および８３は
ソースフィンガ５６の下に配される細いストリップであ
る。この後素子表面に保護酸化膜がかけられ、マスキン
グ操作でソースおよびドレイン接点を含む必要な金属用
の窓を開ける。ソース接触フィンガ５６はＮ＋領域８２
および８３をＰ＋領域７２の中心に接続する。明らかに
他の同様のストリップが他のソースストリップの下方に
配され、領域７２のような対応するＰ形領域内に形成さ
れる。Ｎ＋ストリップ８２および８３はチャネル領域７
２ａおよび７２ｂを画定し、これら領域はエンハンスメ
ント形ＭＯＳＦＥＴ動作用のＮ形チャネルを形成すべく
反転されてもよい。 【００５６】図８にポリシリコンゲート９０および９１
として示された細長いポリシリコンゲートはそれぞれチ
ャネル領域７２ａおよび７２ｂ上に配される。チャネル
７２ａ，７２ｂの上の活性ポリシリコンゲート領域の下
の酸化膜の厚さは非常に薄く約７００オングストローム
であり、素子のしきい値電圧を実質的に低下させる。ポ
リシリコンゲート９０および９１は図５のゲートパッド
６１に適切に接続されており、導電性ポリシリコンゲー
ト９０および９１をソース金属ストリップ５６から絶縁
するシロックスまたはガラス絶縁層の各層１００および
１０１によって覆われる。 【００５７】上述の点から、新規な工程はソースおよび
チャネル領域がポリシリコンゲートと自己整合させられ
るＤＭＯＳ工程であることが分るであろう。実際、仮に
初期（−）領域７１をも含めるならば、その工程は三重
拡散工程である。 【００５８】図９に示すように、ポリシリコン層９１は
領域８１のようなドレイン領域の端部を包み込む。領域
７２ｂのようなチャネルおよびドレイン領域の上のゲー
ト酸化膜はポリシリコンゲート９１がその曲り始める点
の少し手前で終わる。これはアバランシェ降伏において
ゲート酸化膜が熱キャリヤに曝されるのを防止する。こ
のアバランシェ降伏はジャンクション曲線のこの領域で
生じる。これによりゲート酸化膜の損傷は避けられる。 【００５９】図８には素子の全表面を横切って延び且つ
例えば１．２μｍの厚さを有する通常のフィールド酸化
物層もある。通常の処理技術を用いることにより酸化物
層は適切に開口され、ドレインフィンガ５４および５５
ならびにソース電極ストリップ５６を有するドレイン電
極が図示のように付着される。単一の金属シートが素子
の表面上に形成されてマスク酸化膜の窓に露出されるチ
ップ表面領域に接点を形成し、この金属は次いでマスク
されて例えば図５および図８に示すように最終の所望パ
ターンに切断される。 【００６０】こうして得られた電界効果トランジスタ
は、ドレイン５０および５１の間にかなりの高電圧が接
続され得る新規な横形双方向導通電界効果トランジスタ
（ＢＯＳＦＥＴ）である。小電流源から適切な低電圧が
ポリシリコンゲート９０および９１に与えられると、図
５のチップの全領域上のチャネル７２ａおよび７２ｂは
反転され、電流はドレイン５０から反転されたチャネル
領域を介してソースフィンガ５６のようなソースフィン
ガに流れる。電流は次いで素子の他の半分上のソースフ
ィンガ５６から外方に反転されたチャネルを再び介して
ドレイン５１のフィンガに至り、２つのドレイン電極間
に導電路を形成する。ポリシリコンゲート９０および９
１と基板基準電圧に固定されたフィンガ５６のようなソ
ースフィンガとの間には非常に小さな電圧差しかないか
らこの素子は高電圧素子である。したがって、ドレイン
電極５０，５１間に非常に高い電圧が現れても、チャネ
ル領域７２ａおよび７２ｂ上の薄い酸化膜には数Ｖしか
生じない。 【００６１】したがって本発明に関連する新規な素子は
交流または直流スイッチング電力ＭＯＳＦＥＴとしての
一般的な応用ができる。勿論素子の電流定格はチャネル
７２ａおよび７２ｂの有効幅によってのみ制限され、図
２に示した寸法１．８０３ｍｍ×２．３１１ｍｍの素子
の場合、その定格電流は約２００ｍＡである。素子のし
きい値電圧は、薄いゲート酸化膜によって非常に低く、
２Ｖと２．５Ｖとの間で生じる完全ターンオンで約１Ｖ
である。素子のオン抵抗もかなり低く、例えば約２５Ω
より低い。 【００６２】図示実施例におけるドレインフィンガ５４
および５５のようなドレインフィンガ間の間隔は中心間
で０．２０３ｍｍである。Ｐ＋領域７２の幅は約０．０
２５４ｍｍである。この形式の構成では領域８１または
８０のような何れかのドレイン領域からＰ＋領域７２の
間の横方向電界はフィールド酸化膜９３の直ぐ下のウェ
ーファの表面に沿って非常に良好に分布している。すな
わち表面に沿う等電位曲線は均等に分布している。した
がって表面における局部的な電界による局部破壊は避け
られる。 【００６３】新規なＢＯＳＦＥＴはこの点に関しては図
５の領域Ｂに集積化されたダイオード３５およびＰＮＰ
トランジスタ３６を有し非常によく構成されている。領
域Ｂに用いられているジャンクションパターンは図７お
よび図１０に詳細に示されている。図７および図１０に
よれば、Ｎ（−）領域７１はＰ＋拡散層７２が形成され
たのと同時に形成された拡大Ｐ＋拡散層１１０を有す
る。図７において、Ｐ＋拡散層７２は図８のソーススト
リップ５６の下にあるものと同一であるが、図５の領域
Ｂの両側の長さの短いソースストリップの下にある図７
のものとは異なるＮ＋ストリップ８２および８３を有す
る。Ｐ形拡散層７２ａおよび７２ｂが形成されるとき、
Ｐ形拡散層１１１および１１２の形成も図７のＰ＋矩形
リング１１０内に露出されたＮ（−）フレーム内で行わ
れる。Ｎ＋コンタクト領域１１３およびＮ＋領域１１４
もＮ＋領域８２および８３が形成されたときに形成され
る。 【００６４】図７に示される回路およびジャンクション
パターンは図１０に示されている。そしてダイオード３
５はＰ領域１１１とＮ＋領域１１４との間に形成された
ＰＮジャンクションによって画定される。Ｎ＋領域１１
４は図５のゲートパッド６１に接続されているポリシリ
コンゲートラチスに電気的に接続されている。ダイオー
ド３５のアノードはＮ＋領域１１３に電気的に接続さ
れ、次いでリレーへの入力回路の正端子に接続されてい
る。 【００６５】非常に高利得のＰＮＰトランジスタ３６
は、Ｐ領域１１２、Ｎ（−）本体７１およびＰ（−）本
体７０で形成されている。コレクタ電極は図示のように
Ｐ（−）本体に接続されているＰ＋リング１１０を介し
て接続されている。領域１１０は次に基板電極に電気的
に接続され且つ光スタック入力の負端子に接続されてい
る。ＰＮＰトランジスタの形成はＢＯＳＦＥＴ素子を形
成するために用いられている工程に理想的に適合してお
り、非常に高利得のトランジスタが形成されることに注
目すべきである。 【００６６】図１の抵抗３７は何らかの所望の方法でチ
ップ上に設けられる。好ましくは図１１に示すように抵
抗は図５のチップの外縁を取り囲み、例えば２．５４ｍ
ｍ〜５．０８ｍｍの長さを有して１〜５ＭΩの抵抗を有
するものである。抵抗端子は、好ましくはゲートパッド
６１の下で、Ｐ＋領域７２の形成と共に形成されるＰ＋
周縁領域１３０中に形成される。 【００６７】図１１は破線１３１内にＮ（−）ストリッ
プ領域１３２の平面を示し、この領域１３２はチップ周
縁周りに延び且つ図１２に示すようにＰ＋領域１３０に
より離間された端部を有する。ストリップ１３２は例え
ば１５μｍの幅を有する。チップ内の適切な電位点に接
続された適切な端子１３５および１３６に対しそれぞれ
接続されたＮ＋端部パッド１３３および１３４（図１
２）が設けられている。Ｐ＋領域１３０に対するＮ＋領
域１３３および１３４は１０〜１２Ｖの降伏電圧を有す
るツェナーダイオード１４０（図１２）を画定する。 【００６８】新規なＢＯＳＦＥＴ構造は他の方法でも構
成できる。図１３および図１４はＢＯＳＦＥＴを構成す
るために用いられ得るジャンクションパターンの第２実
施例を示す。図１３および図１４のジャンクションパタ
ーンは図８と対比されるべきもので同一の符号は同様要
素を示している。図８の構成と図１３および図１４の構
成との基本的相違は、ドレインＤ１およびＤ２が完全な
噛合い櫛歯形かどうかである。図８のＰ＋領域７２は図
１４の２つの独立し横方向に離間した部分１５０および
１５１として形成され、これら２つの部分の中央には単
一のＮ＋領域１５２が配され、ソースストリップ５６に
接続されている。次いでＰ形領域１５０および１５１内
にはＮ＋領域１６０および１６１が形成され、Ｐ領域１
５０および１５１の各々の中にポリシリコンゲートの対
１６２および１６３ならびに１６４および１６５と協働
する２つのチャネルを画定する。ゲート１６２および１
６３ならびにゲート１６４および１６５は、ゲート金属
ストリップ１７０および１７１にそれぞれ周期的に接続
されている。 【００６９】図１５は前述のＢＯＳＦＥＴチップに組み
込まれ得る回路を示しており、この回路は図１の回路に
対しターンオフ速度が増し、予期しないｄＶ／ｄｔター
ンオンの対策がなされた点で特徴を有する。図１の要素
と同様の要素には図１５でも同一の符号が与えられてい
る。 【００７０】図１５の高速ターンオフ回路は、ＮＰＮト
ランジスタ２００、ＰチャネルＭＯＳＦＥＴ２０１およ
び抵抗２０２からなる。これら要素は、ＬＥＤ２１がタ
ーンオフしたときゲート・基板間寄生容量ＣISS 上の電
圧がスタック１９の電圧に追従する、実際には同電圧を
引き下げることを確実に行う再生的ターンオフ回路を形
成する。スタック電圧が素子２４のゲート電圧よりも約
０．５Ｖ低くなると、ＰチャネルＭＯＳＦＥＴ２０１が
ターンオンし、ＣISS がＭＯＳＦＥＴ２０１およびＮＰ
Ｎトランジスタ２００のベース・エミッタ回路を介して
放電する。これはトランジスタ２００をターンオンさせ
てスタック１９を放電させ、放電中はＭＯＳＦＥＴ２０
１をターンオンさせ続ける。要素３５，２００，２０１
および２０２は簡単にＢＯＳＦＥＴチップ中に組み込め
るものである。 【００７１】図１５のスイッチング回路のスイッチング
オフ速度は、４７０ＫΩの抵抗３７を有する図１の回路
のスイッチング速度に等しい。図１５の回路は放電抵抗
３７用の低い値を要せず、したがって光電圧要素に多く
の負荷を負わせない。これは回路の検出感度、ターンオ
ン速度およびターンオフ速度を改善する。 【００７２】図１５はまたｄＶ／ｄｔ抑制のためのダイ
ナミック交流クランプ回路を示している。そしてドレイ
ン・ゲート間の分布寄生容量ＣD-G は端子２５と２６と
の間の充分に大きなｄＶ／ｄｔの下で充分に大きなパル
ス電流が流れることを可能にし、端子２２および２３に
入力信号がないときでもＭＯＳＦＥＴ２４をターンオン
させる。この抑制回路は抵抗２１０、コンデンサ２１１
およびＮＰＮトランジスタ２１３を有し、これら要素の
全てが電力ＭＯＳＦＥＴチップに集積化される。抵抗−
容量分圧器は、端子２５，２６間のｄＶ／ｄｔが所定値
を超えるとトランジスタ２１２をターンオンさせて容量
ＣISS とＣD-G との間の接続点を接地する。 【００７３】図１５の回路において、抵抗２０２および
２１０はそれぞれ１ＭΩであり、コンデンサ２１１は２
０ｐＦである。 【００７４】図１６および図１７によれば、本発明に係
る光電圧スタックに用いられる光発生ウェーファを製作
するための出発ウェーファが示されている。図１６およ
び図１７ならびにこれから出てくる図のウェーファの寸
法は、明瞭化のために比例関係を無視して誇張して示さ
れている。図１６のウェーファは高抵抗率ｐ形材料であ
り、ウェーファはできる限り薄いが注意深く取り扱えば
破壊することのない程度の強度を有するものである。例
えば、図１６および図１７のウェーファはフロートゾー
ン結晶成長法で形成されたインゴットから切り出され、
約５０Ω・ｃｍの抵抗率を有するｐ形である。これが概
ね実用的最高値であるが、１〜５Ω・ｃｍ等の通常のＰ
形太陽電池に用いられている値のものも使用できる。高
抵抗率材料の使用により、ウェーファから終局的に製作
される各セルの出力電圧は減じるが、より大きな短絡電
流が得られる。 【００７５】使用されたウェーファは直径約５０．８ｍ
ｍで、厚さ約０．１９ｍｍのもので、これは過大な破壊
を起こさずに工業的工程で取り扱い得る最も薄いもので
ある。ウェーファ直径を例えば７６．２ｍｍにすること
もできるが、それに応じてウェーファ厚を例えば０．２
３ｍｍと厚くしなければならない。 【００７６】図１６および図１７のウェーファ３２０の
頂面および底面は、約０．４μｍ厚の成長酸化物層３２
１および３２２によって酸化される。次いで通常のフォ
トレジストマスク層３２３が、図１８の酸化物層３２２
上に形成される。ウェーファは通常マスクされていない
酸化物層をエッチング除去し、一方図１９に示すように
酸化物層３２１はそのまま残す。 【００７７】この後ホウ素を含むキャリヤが図１９の少
なくともウェーファの底面の露出していない面に付着さ
れ、次いでホウ素はウェーファ中にドライブインされて
図２０に示されるＰ＋領域３３０を形成する。この処理
は１２５０℃で１０時間であり、ホウ素が約０．０２５
４ｍｍの深さまで拡散するまで行う。図２０のドライブ
インは表面抵抗率が約５０Ω／□に達するまで行われ
る。酸化物層３２１はホウ素プレデポジションおよびド
ライブイン処理中マスクとして働く。またホウ素をドラ
イブインする間、厚さ約１μｍの酸化物層が図２０のウ
ェーファの底部表面上で成長する。 【００７８】この後図２１に示されるように、フォトレ
ジスト層３３２が酸化物層３３１の表面に施され、マス
クされていない酸化物層３２１は図２１のウェーファの
上面から除去される。 【００７９】その後、ＰＯＣｌ3 源を用いた、非常に重
度のＮ＋プレデポジションおよびドライブインが行わ
れ、マスクされていない表面にＮ＋領域３３３を形成す
る。ウェーファ３２０の上面にＮ＋領域３３３を拡散さ
せるために、面積抵抗が約０．８Ω／□となるまで、１
１２５℃で２時間に亘りリン材料がウェーファ上にプレ
デポジションされる。この後、不純物は約１２００℃で
１０時間ドライブインされる。これはＮ＋領域３３３に
約０．０２５４ｍｍの深さまで行われる。このドライブ
インはウェーファのＮ＋表面の抵抗率が約０．５Ω／□
になるまで中止される。表面抵抗率が０．５Ω／□と非
常に高いものであり、ウェーファ表面で約１×１０20リ
ンイオン／ｃｍ3 より大なるときに得られるものであ
る。実際、リンイオン濃度は固体溶解限度である２×１
０20イオン／ｃｍ3 まで上げ得る。 【００８０】この新規なＮ＋拡散層はＰ（−）領域３２
０の寿命を延ばす。それはリンイオンがシリコン本体中
の金属イオンに対してゲッタとして働くからである。し
かも非常に重度にドープされたＮ＋領域３３３を形成す
る工程は、ジャンクションパターンを形成するための最
終工程であり、多数のウェーファを合金化してスタック
にするための手段として、アルミニウム箔またはアルミ
ニウム低融点材料を用いることを許容する。すなわち、
アルミニウムはＮ＋層をＰ形電導性に反転することはな
い。この後図２３に示すように、６：１水酸化フッ素化
合物エッチ材料の使用により、図２２のウェーファから
全ての酸化物が除去される。 【００８１】工程の次の段階は図２４に示すようなスタ
ックの形成であり、ウェーファ３４０，３４１および３
４２を含む１０枚のウェーファが０．０２５４ｍｍ厚の
箔３４３を間に挟んで積み重ねられる。ウェーファの数
は変え得る。箔３４３はアルミニウム８８重量％および
シリコン１２重量％のアルミニウム・シリコン低融点材
料である。０．２０３ｍｍ厚の純粋アルミニウムの端板
３４４および３４５がスタックの両端に重ねられる。仮
に端板３４４および３４５がアルミニウム・シリコン低
融点材料であると、端板３４４および３４５に直ぐ隣合
う箔は省略できる。また端板３４４および３４５はシリ
コン製でもよい。 【００８２】次に全スタックは適切な方法で軽い圧力が
かけられ、スタックを合金化するための適切な装置中に
置かれる。例えばスタックは窒素ガス洗浄を用いるベル
ト炉中に置かれる。この炉はオーブン通過時間が約４５
分であるときピークが約８００℃で５分間となるものと
すべきである。通常の合金化炉も使用できる。 【００８３】スタックが合金化された後、スタックは所
望寸法のスラブに切断される。このスラブはスタックを
その軸に平行な方向に切断することによって形成され
る。図２５は図２４のスタックから形成されたスラブを
示し、このスタックは適切な通常の単一または多数の刃
を有する鋸によって切断される。図２５のスラブは約
０．５０８ｍｍ幅で１．５２４ｍｍ長の寸法を有する。
スラブの高さは１０枚のシリコンウェーファおよび結合
箔の全高さによって決まり、約２．５４ｍｍ（１００ｍ
ｉｌｓ）である。幅および長さならびにスタック当りの
ウェーファ数は変え得る。したがって１０．２ｍｍ×
０．３８ｍｍのスラブ素子も用い得る。１０枚のウェー
ファによって形成される２．５４ｍｍの高さは小さく、
スラブの中心から０．７６ｍｍの位置にある照光ＬＥＤ
からの距離はスラブの何れかのウェーファ素子から非常
に異なって離間されたものではない。 【００８４】図２５の光電圧スラブは図２６および図２
７に示される光電圧絶縁器に組み込まれる。そして図２
６および図２７において、頂部電極３４５および底部電
極３４４からそれぞれ延びる電極３５２および３５３を
有する図２５のスラブ３５１を適切に支持する支持ベー
ス３５０が示されている。電極３６１および３６２を有
する通常のＬＥＤ３６０は、好ましくは赤外線出力のＬ
ＥＤであり支持ベース３５０上に置かれ且つ概ねスラブ
の中心に置かれるが充分な距離例えば０．７６ｍｍだけ
スラブから離間されてＬＥＤ電極とスタック電極との間
に所望の絶縁構造（３７５０Ｖ）を形成する。図２６お
よび図２７において、容器の高さは約１．５２４ｍｍよ
り若干大きく、直径は約１．５２４ｍｍより若干大き
く、容器の頂部の直径は約３．１７５ｍｍである。 【００８５】この組み上がったものは次いでＬＥＤ照光
に透過性の透明絶縁シリコーン本体３７０で覆われる。
シリコーン本体３７０は反射性被膜３７１で覆われる。
好ましくは被膜３７１は本体３７０と同一組成のシリコ
ーンで構成するが、例えば二酸化チタン粉末のような白
い反射性材料を含むものとする。この粉末入りシリコー
ンの使用は、シリコーン本体３７０への被膜３７１の接
着を確実なものにする。 【００８６】図２８は図２５、図２６および図２７のス
タックの詳細を示し且つ端板３４４および３４５におけ
る切断鋸による損傷がどのようなものかを示している。
特に端板は、端板３４４における端部４０１および４０
４のように荒く斜面状にされ且つ荒く形成された端部を
有する。端板３４４および３４５は全ての鋸損傷を受け
入れるに充分なだけ厚く、鋸損傷は端板に隣合ったウェ
ーファ中にジャンクションまで達しない。端板３４４お
よび３４５はまた充分な厚さすなわち導電エポキシ塊４
１０および４１１を受け入れるスタンドオフを有する。
このスタンドオフは、スタックを、離間したリードフレ
ーム要素すなわち他の電極４１２および４１３の端部
に、端板に隣合う活性ジャンクション間を短絡する危険
なく固着させるために用いられる。
【図面の簡単な説明】
【図１】単一チップに組み込まれた本発明に関連する第
１実施例の回路図である。 【図２】図１に示される双方向性出力半導体電界効果ト
ランジスタの等価回路図である。 【図３】図１の光電圧絶縁回路用時間関数としての特性
出力電圧を示す図である。 【図４】図１のリレー回路の電流制御特性を示す図であ
る。 【図５】図１の出力回路を含む単一チップの平面を示
し、特にドレインおよびソース金属パターンを示す図で
ある。 【図６】図５における円で囲まれた部分Ａのウェーファ
表面およびそこに形成されるジャンクションの拡大図で
ある。 【図７】図５の破線で囲まれた部分Ｂのジャンクション
パターンを拡大して示すと共にチップ表面に組み込まれ
た図１の回路のＰＮＰトランジスタおよびダイオードジ
ャンクションを示す図である。 【図８】図５および図６の８−８線に沿う図６の断面を
示すと共にＢＯＳＦＥＴ素子に用いられる基本ジャンク
ションパターンを示す図である。 【図９】ゲート酸化膜がポリシリコンゲートの曲線の領
域の終端された短絡であることを示す図である。 【図１０】図７の１０−１０線に沿う断面を示すと共に
図１のトランジスタおよびダイオード用のジャンクショ
ンパターンを示す図である。 【図１１】図１のチップの縁部の一部の頂面図である。 【図１２】図１１の１２−１２線に沿う断面図である。 【図１３】本発明に関連する第２実施例の平面図であ
る。 【図１４】図１３の１４−１４線に沿う断面図である。 【図１５】図５、図６、図８、図１３および図１４のチ
ップに組み込まれる第２実施例を示す図である。 【図１６】本発明に係る光発生スタックに用いられる単
結晶シリコンの単一のウェーファの頂面図である。 【図１７】図１６の１７−１７線に沿う断面図である。 【図１８】表面を酸化した後で一表面上にフォトレジス
トマスクを形成した後の図１７のウェーファを示す図で
ある。 【図１９】ウェーファの一表面から酸化膜層を除去した
後の図１８のウェーファを示す図である。 【図２０】図１９のマスクされていない表面内へのＰ形
拡散後の図１９のウェーファを示す図である。 【図２１】一表面にフォトレジストマスクが形成され且
つ他の面から酸化膜層が除去された後の図２０のウェー
ファを示す図である。 【図２２】図２１のウェーファの露出面に非常に高濃度
のＮ＋領域を形成した後のウェーファの状態を示す図で
ある。 【図２３】ウェーファから全ての酸化物が除去された後
の図２１のウェーファを示す図である。 【図２４】それぞれが図２３のウェーファと同じウェー
ファで介挿されたアルミニウム箔およびアルミニウム接
点と共に形成されたスタックを示す図である。 【図２５】スタックが合金化された後、図２４のスタッ
クから切断された平行六面体状の単一の従来のスラブす
なわちスタックを示す図である。 【図２６】プラスチックハウジング内に収容された図２
５の光電圧絶縁器の頂面図である。 【図２７】図２６の２７−２７線に沿う断面図である。 【図２８】図２５のスタックの断面を示すと共に切断後
の鋸損傷の様子を示す図である。 【符号の説明】 １９ 光電圧ダイオード ２０ 光電圧絶縁器 ２１ ＬＥＤ ２４ ＢＯＳＦＥＴ ３０ ＭＯＳＦＥＴ ３１ ＭＯＳＦＥＴ ３７ 入力抵抗 ５０ ドレイン ５１ ドレイン ５４ ドレインフィンガ ５５ ドレインフィンガ ５６ ソースフィンガ ５８ ドレインフィンガ ６０ 基板パッド ６１ ゲートパッド ７２ａ チャネル領域 ７２ｂ チャネル領域 ８０ ドレイン ８１ ドレイン ８２ Ｎ＋領域 ８３ Ｎ＋領域 ９０ ポリシリコンゲート ９１ ポリシリコンゲート １１１ Ｐ形拡散層 １１２ Ｐ形拡散層 １１３ Ｎ＋領域 １１４ Ｎ＋領域 １３０ Ｐ＋領域 １３３ Ｎ＋領域 １３４ Ｎ＋領域 ２００ ＮＰＮトランジスタ ２０１ ＰチャネルＭＯＳＦＥＴ ２０２ 抵抗 ３２１ 酸化膜 ３３１ 酸化膜 ３３２ フォトレジスト層 ３４０ ウェーファ ３４１ ウェーファ ３４２ ウェーファ ３４４ 電極 ３４５ 電極 ３５１ スラブ ３５２ 電極 ３５３ 電極 ３６０ ＬＥＤ ３６１ 電極 ３６２ 電極 ４０１ 端部 ４０２ 端部 ４１０ エポキシ塊 ４１１ エポキシ塊
１実施例の回路図である。 【図２】図１に示される双方向性出力半導体電界効果ト
ランジスタの等価回路図である。 【図３】図１の光電圧絶縁回路用時間関数としての特性
出力電圧を示す図である。 【図４】図１のリレー回路の電流制御特性を示す図であ
る。 【図５】図１の出力回路を含む単一チップの平面を示
し、特にドレインおよびソース金属パターンを示す図で
ある。 【図６】図５における円で囲まれた部分Ａのウェーファ
表面およびそこに形成されるジャンクションの拡大図で
ある。 【図７】図５の破線で囲まれた部分Ｂのジャンクション
パターンを拡大して示すと共にチップ表面に組み込まれ
た図１の回路のＰＮＰトランジスタおよびダイオードジ
ャンクションを示す図である。 【図８】図５および図６の８−８線に沿う図６の断面を
示すと共にＢＯＳＦＥＴ素子に用いられる基本ジャンク
ションパターンを示す図である。 【図９】ゲート酸化膜がポリシリコンゲートの曲線の領
域の終端された短絡であることを示す図である。 【図１０】図７の１０−１０線に沿う断面を示すと共に
図１のトランジスタおよびダイオード用のジャンクショ
ンパターンを示す図である。 【図１１】図１のチップの縁部の一部の頂面図である。 【図１２】図１１の１２−１２線に沿う断面図である。 【図１３】本発明に関連する第２実施例の平面図であ
る。 【図１４】図１３の１４−１４線に沿う断面図である。 【図１５】図５、図６、図８、図１３および図１４のチ
ップに組み込まれる第２実施例を示す図である。 【図１６】本発明に係る光発生スタックに用いられる単
結晶シリコンの単一のウェーファの頂面図である。 【図１７】図１６の１７−１７線に沿う断面図である。 【図１８】表面を酸化した後で一表面上にフォトレジス
トマスクを形成した後の図１７のウェーファを示す図で
ある。 【図１９】ウェーファの一表面から酸化膜層を除去した
後の図１８のウェーファを示す図である。 【図２０】図１９のマスクされていない表面内へのＰ形
拡散後の図１９のウェーファを示す図である。 【図２１】一表面にフォトレジストマスクが形成され且
つ他の面から酸化膜層が除去された後の図２０のウェー
ファを示す図である。 【図２２】図２１のウェーファの露出面に非常に高濃度
のＮ＋領域を形成した後のウェーファの状態を示す図で
ある。 【図２３】ウェーファから全ての酸化物が除去された後
の図２１のウェーファを示す図である。 【図２４】それぞれが図２３のウェーファと同じウェー
ファで介挿されたアルミニウム箔およびアルミニウム接
点と共に形成されたスタックを示す図である。 【図２５】スタックが合金化された後、図２４のスタッ
クから切断された平行六面体状の単一の従来のスラブす
なわちスタックを示す図である。 【図２６】プラスチックハウジング内に収容された図２
５の光電圧絶縁器の頂面図である。 【図２７】図２６の２７−２７線に沿う断面図である。 【図２８】図２５のスタックの断面を示すと共に切断後
の鋸損傷の様子を示す図である。 【符号の説明】 １９ 光電圧ダイオード ２０ 光電圧絶縁器 ２１ ＬＥＤ ２４ ＢＯＳＦＥＴ ３０ ＭＯＳＦＥＴ ３１ ＭＯＳＦＥＴ ３７ 入力抵抗 ５０ ドレイン ５１ ドレイン ５４ ドレインフィンガ ５５ ドレインフィンガ ５６ ソースフィンガ ５８ ドレインフィンガ ６０ 基板パッド ６１ ゲートパッド ７２ａ チャネル領域 ７２ｂ チャネル領域 ８０ ドレイン ８１ ドレイン ８２ Ｎ＋領域 ８３ Ｎ＋領域 ９０ ポリシリコンゲート ９１ ポリシリコンゲート １１１ Ｐ形拡散層 １１２ Ｐ形拡散層 １１３ Ｎ＋領域 １１４ Ｎ＋領域 １３０ Ｐ＋領域 １３３ Ｎ＋領域 １３４ Ｎ＋領域 ２００ ＮＰＮトランジスタ ２０１ ＰチャネルＭＯＳＦＥＴ ２０２ 抵抗 ３２１ 酸化膜 ３３１ 酸化膜 ３３２ フォトレジスト層 ３４０ ウェーファ ３４１ ウェーファ ３４２ ウェーファ ３４４ 電極 ３４５ 電極 ３５１ スラブ ３５２ 電極 ３５３ 電極 ３６０ ＬＥＤ ３６１ 電極 ３６２ 電極 ４０１ 端部 ４０２ 端部 ４１０ エポキシ塊 ４１１ エポキシ塊
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ホワード・ウィリアム・コリンズ
アメリカ合衆国カリフォルニア州サンタ
ナ、サウス・イースト・スカイライン・ド
ライブ12152
Claims (1)
- 【特許請求の範囲】 (１) ＬＥＤ放射源と、矩形平行六面体状で、直列接続
されたジャンクションを有する光電圧スタックと、前記
ＬＥＤおよび前記光電圧スタックを収容するハウジング
とをそなえた光電圧絶縁器であって、 前記ＬＥＤは、それと前記光電圧スタックとの間に所望
の絶縁を得るために約０．５ｍｍよりも多く前記光電圧
スタックから離間されており、前記ＬＥＤは、前記光電
圧スタックの１つの垂直側部の中央に配されると共に前
記光電圧スタックの少なくとも前記１つの垂直側部を照
光するように配設され、前記光電圧スタックは、約３．
８１ｍｍより少ない比較的低い高さを有して前記ＬＥＤ
による前記光電圧スタックの前記少なくとも１つの垂直
側部の照光の均一性を改善する、光電圧絶縁器におい
て、 前記光電圧スタックは、複数の同一の単結晶シリコンチ
ップの垂直スタックと、該スタックの両端上の第１およ
び第２の電極とからなり、 前記チップの各々は、平らな第１および第２の平行な面
を有する薄い本体をそなえ、 前記チップの各々は、Ｐ形導電材料の本体を有し、 前記チップの各々は、前記第１の面の実質的に全面に亘
って均一な深さまでその前記第１の面中に延びる浅いＮ
形拡散層を有し、 前記チップの各々は、前記第２の面の実質的に全面に亘
って均一な深さまでその前記第２の面中に延びる、前記
Ｐ形本体のそれよりかなり高い導電率の浅いＰ＋層を有
し、 前記スタックの隣合うチップ間には、前記チップの各々
の順方向導通方向が同一方向となるように前記スタック
を機械的および電気的に接続する複数の高導電率層が配
されており、 前記チップの各々の、前記Ｐ形本体と前記Ｎ形拡散層と
の間のジャンクションの縁部は、前記スタックの縁部の
照射を可能にすべく、前記スタックの垂直側部の一面の
少なくとも一部において露出されている、 ことを特徴とする光電圧絶縁器。 (２) 前記チップの各々の厚さが、前記チップの前記垂
直側部への放射に応答して前記本体内に形成される小数
キャリヤの平均拡散長より小さく、前記Ｐ＋層が、前記
Ｐ形本体および前記Ｎ形拡散層によって形成される収集
ジャンクションに向けて小数変化キャリヤを反射する反
射器として作用する特許請求の範囲第１項記載の光電圧
絶縁器。 (３) 半導体装置の制御に関連して使用される光電圧ス
タックであって、 前記光電圧スタックは、複数の同一の単結晶シリコンチ
ップの垂直スタックと、該スタックの両端上の第１およ
び第２の電極とからなり、 前記チップの各々は、平らな第１および第２の平行な面
を有する薄い本体をそなえ、 前記チップの各々は、長寿命Ｐ形導電材料の本体を有
し、 前記チップの各々は、前記第１の面の実質的に全面領域
に亘って均一な深さまでその前記第１の面中に延びる浅
いＮ＋拡散層を有し、 前記スタックの隣合うチップ間には、前記チップの各々
の順方向導通方向が同一方向となるように前記スタック
を機械的および電気的に接続する複数の高導電率層が配
されており、 前記チップの各々の、前記Ｐ形本体と前記前記Ｎ＋拡散
層との間のジャンクションの縁部は、前記スタックの縁
部の照射を可能にすべく、前記スタックの垂直側部の一
面の少なくとも一部において露出されている、 光電圧スタック。 (４) 前記チップの各々が、前記第２の面の実質的に全
面に亘って均一な深さまでその前記第２の面中に延び
る、前記Ｐ型本体のそれよりかなり高い導電率の浅いＰ
＋拡散層を有する特許請求の範囲第３項記載の光電圧ス
タック。 (５) 前記チップの各々の厚さが、前記チップの前記垂
直側部への放射に応答して前記本体内に形成される小数
キャリヤの平均拡散長より小さく、前記Ｐ＋拡散層が、
前記Ｐ型本体および前記Ｎ＋拡散層によって形成される
収集ジャンクションに向けて小数変化キャリヤを反射す
る反射器として作用する特許請求の範囲第３項または第
４項記載の光電圧スタック。 (６) 前記Ｎ＋拡散層が、前記第１の面において、約１
×１０20〜４×１０20不純物原子／ｃｍ3 の存在によっ
て規定される導電率を有し、もって、前記Ｎ＋拡散層
は、アルミニウム箔に合金化されたときにＰ導電形式に
変化しない特許請求の範囲第３項、第４項または第５項
記載の光電圧スタック。 (７) 前記複数の高導電率層が、約０．０２５４ｍｍの
厚さの箔からなると共に、アルミニウム、アルミニウム
合金およびアルミニウム・シリコン低融点材料からなる
群から選ばれた材料で構成された特許請求の範囲第３
項、第４項、第５項または第６項記載の光電圧スタッ
ク。 (８) 前記チップが、約０．２３ｍｍより薄い厚さであ
り、且つ、前記スタックが約１５より少ないチップから
なる特許請求の範囲第３項〜第７項のいずれか一項に記
載の光電圧スタック。 (９) 前記Ｎ＋拡散層が、拡散されたリン不純物で形成
され、このリン不純物は、前記Ｐ型本体の寿命をのばす
べく、前記Ｐ型本体内の金属イオンに対するゲッタとし
て作用する特許請求の範囲第３項、第４項または第５項
記載の光電圧スタック。
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| US57330584A | 1984-01-23 | 1984-01-23 | |
| US573305 | 1984-01-23 | ||
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| US581784 | 1984-02-21 | ||
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| JP6112191A Pending JPH0645530A (ja) | 1984-01-23 | 1991-03-01 | 双方向導通絶縁ゲート電界効果トランジスタ |
| JP6112291A Pending JPH0613648A (ja) | 1984-01-23 | 1991-03-01 | 光電圧絶縁器および光電圧スタック |
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