JPH06132497A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06132497A JPH06132497A JP4280110A JP28011092A JPH06132497A JP H06132497 A JPH06132497 A JP H06132497A JP 4280110 A JP4280110 A JP 4280110A JP 28011092 A JP28011092 A JP 28011092A JP H06132497 A JPH06132497 A JP H06132497A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- output
- supply voltage
- wiring
- output power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 230000000694 effects Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 出力用電源電圧配線のリンキングを抑制する
ことのできる半導体メモリを得ることを目的とする。 【構成】 この発明の半導体メモリは、チップ１上にメ
モリセルがマトリックス状に配設されたメモリアレイ２
の周囲を出力用電源電圧配線で囲ったものである。
ことのできる半導体メモリを得ることを目的とする。 【構成】 この発明の半導体メモリは、チップ１上にメ
モリセルがマトリックス状に配設されたメモリアレイ２
の周囲を出力用電源電圧配線で囲ったものである。
Description
【０００１】
【産業上の利用分野】この発明は、出力リンキング対策
が施された半導体メモリに関するものである。
が施された半導体メモリに関するものである。
【０００２】
【従来の技術】図３は多Ｉ／Ｏ用の従来の半導体メモリ
を示す構成図であり、１はチップ、２はチップ１上にメ
モリセル３がマトリックス状に配設されたメモリアレ
イ、４はメモリアレイ２に隣接して配設された周辺回
路、５はメモリセル３および周辺回路４の周囲を囲って
配設されたロジック・アレイ配線、６はメモリアレイ２
の一部を囲う出力用電源電圧配線（例えば出力端子数８
個，１６個）である。
を示す構成図であり、１はチップ、２はチップ１上にメ
モリセル３がマトリックス状に配設されたメモリアレ
イ、４はメモリアレイ２に隣接して配設された周辺回
路、５はメモリセル３および周辺回路４の周囲を囲って
配設されたロジック・アレイ配線、６はメモリアレイ２
の一部を囲う出力用電源電圧配線（例えば出力端子数８
個，１６個）である。
【０００３】上記の半導体メモリにおいては、最近の市
場の要請により多Ｉ／Ｏ化が進み、その多Ｉ／Ｏ化によ
る問題点の一つとしてノイズによる影響が取り上げら
れ、そのためにロジック・アレイ配線５と出力用電源電
源配線６とを二系統に分けてノイズの影響を押さえてい
る。
場の要請により多Ｉ／Ｏ化が進み、その多Ｉ／Ｏ化によ
る問題点の一つとしてノイズによる影響が取り上げら
れ、そのためにロジック・アレイ配線５と出力用電源電
源配線６とを二系統に分けてノイズの影響を押さえてい
る。
【０００４】
【発明が解決しようとする課題】従来の半導体メモリは
以上のように構成され、入出力Ｉ／Ｏ端子がチップ１の
片側に集中しているときなど、出力用電源電圧配線のレ
イアウトパターン面積はロジック・アレイ配線５のレイ
アウトパターンと比較してかなり狭くなり、デカップリ
ング効果が無くなり、出力用電源電圧配線６でのリンキ
ングを生じ易くなるという課題があった。また、チップ
１の外部にデカップリング用容量を付設しても出力用電
源電圧配線の高電圧側の電圧レベルの振幅は変動してし
まうという課題もあった。
以上のように構成され、入出力Ｉ／Ｏ端子がチップ１の
片側に集中しているときなど、出力用電源電圧配線のレ
イアウトパターン面積はロジック・アレイ配線５のレイ
アウトパターンと比較してかなり狭くなり、デカップリ
ング効果が無くなり、出力用電源電圧配線６でのリンキ
ングを生じ易くなるという課題があった。また、チップ
１の外部にデカップリング用容量を付設しても出力用電
源電圧配線の高電圧側の電圧レベルの振幅は変動してし
まうという課題もあった。
【０００５】この発明は、上記のような課題を解決する
ためになされたもので、出力用電源電圧配線のリンキン
グを抑制することのできる半導体メモリを得ることを目
的とする。
ためになされたもので、出力用電源電圧配線のリンキン
グを抑制することのできる半導体メモリを得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る半導体メモリは、出力用電源電圧配線をメモリアレイ
の周囲を囲って配設したものである。
る半導体メモリは、出力用電源電圧配線をメモリアレイ
の周囲を囲って配設したものである。
【０００７】また、この発明の請求項２に係る半導体メ
モリは、出力用電源電圧配線の一部がその軸線に対して
一定の角度を有して延びているものである。
モリは、出力用電源電圧配線の一部がその軸線に対して
一定の角度を有して延びているものである。
【０００８】
【作用】この発明においては、出力用電源電圧配線の面
積が増大し、それだけ内部寄生容量が増大する。
積が増大し、それだけ内部寄生容量が増大する。
【０００９】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例を示す構成
図であり、図３と同一または相当部分は同一符号を付
し、その説明は省略する。
ついて説明する。図１はこの発明の一実施例を示す構成
図であり、図３と同一または相当部分は同一符号を付
し、その説明は省略する。
【００１０】図において、１０はメモリアレイ２および
周辺回路４の外周に沿って配設された出力用電源電圧配
線である。
周辺回路４の外周に沿って配設された出力用電源電圧配
線である。
【００１１】上記の半導体メモリでは、入出力端子が半
導体メモリの片側に集中しているときでも、出力用電源
電圧配線１０は従来のものと比較して格段に長くなり、
配線面積が増大したことにより、内部寄生容量が増大
し、これによるデカップリング効果で電源電圧Ｖｃｃの
振幅の変動を小さくすることができ、出力の高電位側の
リンキングを押さえることができる。
導体メモリの片側に集中しているときでも、出力用電源
電圧配線１０は従来のものと比較して格段に長くなり、
配線面積が増大したことにより、内部寄生容量が増大
し、これによるデカップリング効果で電源電圧Ｖｃｃの
振幅の変動を小さくすることができ、出力の高電位側の
リンキングを押さえることができる。
【００１２】実施例２．図２はこの発明の他の実施例を
示す要部平断面図であり、２０はチップ１の外側に沿っ
て配設された出力用Ｖｓｓ配線、２１は出力用Ｖｓｓ配
線２０の内側に配設された出力用Ｖｃｃ配線、２２は両
端がそれぞれ出力用Ｖｓｓ配線２０と出力用Ｖｃｃ用配
線２１との間にそれぞれ接続された出力トランジスタ、
２３は一端が出力トランジスタ２２に接続された入出力
パッドであり、隣接した出力トランジスタ２２間には出
力用Ｖｃｃ配線の一部が延びており、また隣接した入出
力パッド２３間、および出力トランジスタ２２と入出力
パッド２３との間には出力用Ｖｓｓ配線の一部が延びて
いる。
示す要部平断面図であり、２０はチップ１の外側に沿っ
て配設された出力用Ｖｓｓ配線、２１は出力用Ｖｓｓ配
線２０の内側に配設された出力用Ｖｃｃ配線、２２は両
端がそれぞれ出力用Ｖｓｓ配線２０と出力用Ｖｃｃ用配
線２１との間にそれぞれ接続された出力トランジスタ、
２３は一端が出力トランジスタ２２に接続された入出力
パッドであり、隣接した出力トランジスタ２２間には出
力用Ｖｃｃ配線の一部が延びており、また隣接した入出
力パッド２３間、および出力トランジスタ２２と入出力
パッド２３との間には出力用Ｖｓｓ配線の一部が延びて
いる。
【００１３】この半導体メモリの場合には、出力用Ｖｓ
ｓ配線２０の一部と出力用Ｖｃｃ配線２１の一部とが互
いに対向する配線２０，２１側に突出しており、それだ
け配線２０，２１の内部寄生容量が増大している。
ｓ配線２０の一部と出力用Ｖｃｃ配線２１の一部とが互
いに対向する配線２０，２１側に突出しており、それだ
け配線２０，２１の内部寄生容量が増大している。
【００１４】なお、出力用電源電圧配線のレイアウトパ
ターンの面積を増大させることについては、実施例１お
よび実施例２に限定されないのは勿論であり、例えば出
力用Ｖｃｃ配線のみ出力用Ｖｓｓ配線側に突出させても
よい。
ターンの面積を増大させることについては、実施例１お
よび実施例２に限定されないのは勿論であり、例えば出
力用Ｖｃｃ配線のみ出力用Ｖｓｓ配線側に突出させても
よい。
【００１５】
【発明の効果】以上説明したように、この発明の半導体
メモリによれば、出力用電源電圧配線のレイアウトパタ
ーンの面積を増加させたことにより、それだけ内部寄生
容量が増大し、デカップリング効果により電源電圧の振
幅が無くなり、出力リンキングを抑制することができる
効果がある。
メモリによれば、出力用電源電圧配線のレイアウトパタ
ーンの面積を増加させたことにより、それだけ内部寄生
容量が増大し、デカップリング効果により電源電圧の振
幅が無くなり、出力リンキングを抑制することができる
効果がある。
【図１】この発明の一実施例を示す構成図である。
【図２】この発明の他の実施例を示す部分平断面図であ
る。
る。
【図３】従来の半導体メモリの一例を示す構成図であ
る。
る。
１ チップ ２ メモリアレイ １０ 出力用電源電圧配線 ２０ 出力用Ｖｓｓ配線 ２１ 出力用Ｖｃｃ配線
Claims (2)
- 【請求項１】 チップ上にメモリセルがマトリックス状
に配設されたメモリアレイを有する半導体メモリにおい
て、出力用電源電圧配線を前記メモリアレイの周囲を囲
って配設したことを特徴とする半導体メモリ。 - 【請求項２】 チップ上にメモリセルがマトリックス状
に配設されたメモリアレイを有する半導体メモリにおい
て、出力用電源電圧配線の一部がその軸線に対して一定
の角度を有して延びていることを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280110A JPH06132497A (ja) | 1992-10-19 | 1992-10-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4280110A JPH06132497A (ja) | 1992-10-19 | 1992-10-19 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132497A true JPH06132497A (ja) | 1994-05-13 |
Family
ID=17620466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280110A Pending JPH06132497A (ja) | 1992-10-19 | 1992-10-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132497A (ja) |
-
1992
- 1992-10-19 JP JP4280110A patent/JPH06132497A/ja active Pending
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