JPH06131447A

JPH06131447A - ディジタル画像記憶装置

Info

Publication number: JPH06131447A
Application number: JP4308169A
Authority: JP
Inventors: Norio Ishibashi; 規男石橋; Atsuo Sakai; 淳夫坂井; Hiroki Miura; 博揮三浦; Toshio Nakao; 利雄中尾
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-22
Filing date: 1992-10-22
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】画像データ及び補助データが書き込まれる高
解像度メモリの領域を有効に利用する。【構成】高解像度メモリは、第１のメモリ２１及び第
２のメモリ２２からなり、１Ｈ周期で交互に使用され
る。第１のメモリ２１は、メモリ２１ａ、２２ａ及び２
３ａからなる。一方、第２のメモリ２２は、メモリ２４
ａ、２５ａ及び２６ａからなる。また、第１のメモリ２
１及び第２のメモリ２２は、偶数フィールドＥ及び奇数
フィールドＯにそれぞれ分割される。個々のメモリは、
画像データを記憶するためのフレームメモリと、補助デ
ータを記憶するためのリファレンスメモリとからなる。
リファレンスメモリのそれぞれは２分割にされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばビデオカメラ
を用いて撮影された静止画像をディジタルで記憶するた
めのディジタル画像記憶装置に関する。

【０００２】

【従来の技術】例えば、ＰＡＬ方式を用いたビデオカメ
ラで撮影した画像をディジタルビデオインタフェース
（以下、ＤＶＩとする）装置で記憶し、また、その画像
を外部に接続されたモニタに出力するようなＤＶＩ装置
が開発されている。通常、このようなＤＶＩ装置には、
ビデオカメラの他に、ストロボ、ストロボ光検出器、リ
モコンスイッチ等が接続される。また、ＤＶＩ装置には
コンピュータ等が接続され、この両者間ではＳＣＳＩデ
ータの送受信が行なわれる。

【０００３】上述のビデオカメラにより撮影されたアナ
ログ画像はディジタル画像とされた後にＤＶＩ装置にて
記憶される。ところで、この記憶される画像には、被写
体を撮影した画像データの他に、撮影時の画角等を設定
する補助データが含まれる。画像データ及び補助データ
は、ＤＶＩ装置内に設けられ、また、解像度が一定であ
る高解像度メモリに記憶される。なお、画像データを構
成する３原色（Ｒ、Ｇ及びＢ）はそれぞれ別々に、水平
方向が１５３６、垂直方向が５７６の画素数で構成され
る高解像度メモリに記憶される。このため、画像データ
を記憶するためには、３つの高解像度メモリが必要とさ
れる。この高解像度メモリは水平方向に９０８ｆｈ×２
＝２８，３７５ＭＨｚでサンプリングされる。

【０００４】また、各画像データに対応する補助データ
も水平方向が１５３６、垂直方向が５７６の画素数で構
成される高解像度メモリに記憶される。このため、補助
データを記憶するための高解像度メモリの数は、画像デ
ータ用の高解像度メモリに対応して３つ必要になる。こ
の高解像度メモリに記憶されるデータは、上述のように
補助データであり、データ量が少ない。従って、画像デ
ータが記憶されるメモリに使用されるサンプリングクロ
ックの半分、つまり、９０８ｆｈ＝１４，１８２ＭＨｚ
でサンプリングされる。

【０００５】

【発明が解決しようとする課題】上述のように、補助デ
ータのデータ量は、画像データのデータ量に比べて少な
い。従って、この補助データを、画像データが記憶され
る高解像度メモリと同様のメモリに記憶する必要性はな
い。つまり、補助データを記憶するメモリの容量は、本
来、もっと少ないもので充分である。また、補助データ
を高解像度メモリに記憶すると、高解像度メモリの記憶
容量が大幅に余ってしまう。このように、不必要に記憶
容量の大きいメモリを使用すると、コストアップの原因
となってしまう。

【０００６】したがって、この発明の目的は、画像デー
タ及び補助データを記憶するための高解像度メモリを有
効に使用することができるディジタル画像記憶装置を提
供することにある。

【０００７】

【課題を解決するための手段】この発明は、１つのメモ
リ内に複数の異なる解像度のデータを記憶するようにし
たディジタル画像記憶装置である。

【０００８】また、この発明は、画像データを記憶する
高解像度メモリ及び補助データを記憶する低解像度メモ
リからなる第１のメモリ部及び第２のメモリ部と、第１
のメモリ部及び第２のメモリ部を用いて画像データ及び
補助データの書き込み及び読み出しを時分割に行うため
のアドレス制御部と、画像データ及び補助データを切り
替えるためのデータマルチプレクサ部と、メモリ部、ア
ドレス制御部及びデータマルチプレクサ部を制御する制
御部とからなるディジタル画像記憶装置である。

【０００９】

【作用】画像データを高解像度メモリに記憶し、これと
共に、画角等の補助データを低解像度メモリに記憶する
ことにより、高画質高解像度ディジタル画像メモリを有
効に利用する。

【００１０】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。図１にはこの発明によるディジタル画像記憶
装置に種々の周辺機器が接続された場合のシステム図が
示される。例えば、ＰＡＬ方式で被写体を撮影するビデ
オカメラ１には、図示せずもオン−オフボタン、記録ボ
タン、再生ボタン等が設けられ、ビデオカメラ１は、ケ
ーブル２を介してＤＶＩ装置３に双方向に接続される。
ビデオカメラ１で撮影された被写体の撮像信号は、ＤＶ
Ｉ装置３に記憶される。駆動回路４を介してＤＶＩ装置
３に接続されたストロボ５は、ＤＶＩ装置３への撮像信
号の取り込みと同期して発光される。

【００１１】ＤＶＩ装置３には、ビデオカメラ１からの
撮像信号の取り込みを制御するフロントパネル３ａが設
けられる。また、ＤＶＩ装置３には、ＳＣＳＩバスケー
ブル８を介してコンピュータ９が双方向に接続される。
フロントパネル３ａに設けられたキーを操作したり、コ
ンピュータ９に接続されたキーボード１１からＳＣＳＩ
コマンドをＤＶＩ装置３に供給することにより、ビデオ
カメラ１の撮像信号がＤＶＩ装置３に取り込まれる。Ｄ
ＶＩ装置３に取り込まれた撮像信号は、モニタ７に供給
され、これにより、ユーザは撮像信号の画像を確認する
ことが可能になる。これと共に、ＤＶＩ装置３に記憶さ
れた画像は、ＳＣＳＩバスケーブル８を介してコンピュ
ータ９のディスプレイに表示される。コンピュータ９に
は、光磁気ディスクを有するディスクドライブユニット
１０が接続されており、これにより、コンピュータ９の
ディスプレイに表示された画像が記録される。

【００１２】図２には、ＤＶＩ装置３内に設けられたメ
モリの構成図が示される。図２において、メモリは、２
分割された第１のメモリ２１及び第２のメモリ２２から
なり、これらはＨ周期毎に交互に使用される。

【００１３】以下、第１のメモリ２１について詳述す
る。第１のメモリ２１は、水平方向に５１２、また、垂
直方向に５１２の有効画素を有する３つのメモリ２１
ａ、２２ａ及び２３ａが水平方向に接続された構成とさ
れる。従って、全体的な構成としては、第１のメモリ２
１は、水平方向に１５３６の、垂直方向に５１２の有効
画素を有するものである。第１のメモリ２１を構成する
メモリ２１ａ、２２ａ及び２３ａのそれぞれは、偶数領
域Ｅ及び奇数領域Ｏに２分割される。なお、偶数領域Ｅ
にはデータの偶数フィールドが、奇数領域Ｏにはデータ
の奇数フィールドがそれぞれ記憶される。

【００１４】メモリ２１ａの偶数領域Ｅは、画像データ
を記憶するためのフレームメモリ（以下、ＦＭとする）
２１ｂと、画角設定等の補助データを記憶するためのリ
ファレンスメモリ（以下、ＲＭとする）２１ｃ及び２１
ｄとからなる。一方、メモリ２１ａの奇数領域Ｏは、画
像データを記憶するためのＦＭ２１ｅと、補助データを
記憶するためのＲＭ２１ｆ及び２１ｇとからなる。ま
た、メモリ２２ａの偶数領域Ｅは、ＦＭ２２ｂと、ＲＭ
２２ｃ及び２２ｄとからなる。一方、メモリ２２ａの奇
数領域Ｏは、ＦＭ２２ｅと、ＲＭ２２ｆ及び２２ｇとか
らなる。さらに、メモリ２３ａの偶数領域Ｅは、ＦＭ２
３ｂと、ＲＭ２３ｃ及び２３ｄとからなる。一方、メモ
リ２３ａの奇数領域Ｏは、ＦＭ２３ｅと、ＲＭ２３ｆ及
び２３ｇとからなる。なお、１つのＦＭ及び１組のＲＭ
からなる各領域の容量は、それぞれ１Ｍビットとされ
る。従って、Ｒ、Ｇ及びＢのメモリ容量は、それぞれ１
２Ｍビットとなり、Ｒ、Ｇ及びＢのメモリの総容量は、
３６Ｍビットとなる。

【００１５】第１のメモリ２１の偶数領域ＥにおけるＦ
Ｍ（２１ｂ、２２ｂ及び２３ｂ）には、画像データＢ
１、Ｂ３、Ｂ５……が記憶される。また、ＲＭ２１ｃ、
２２ｃ及び２３ｃには、補助データＢ’１、Ｂ’５……
が、ＲＭ２１ｄ、２２ｄ及び２３ｄには、補助データ
Ｂ’３、Ｂ’７……がそれぞれ記憶される。これと共
に、奇数領域ＯのＦＭ（２１ｅ、２２ｅ及び２３ｅ）に
は、画像データＡ１、Ａ３、Ａ５……が記憶される。ま
た、ＲＭ２１ｆ、２２ｆ及び２３ｆには、補助データ
Ａ’１、Ａ’５……が、ＲＭ２１ｇ、２２ｇ及び２３ｇ
には、補助データＡ’３、Ａ’７……が記憶される。な
お、ＦＭは例えばＲＡＭで構成され、一方、ＲＭは例え
ばＳＡＭ（シリアルアクセスメモリ）で構成される。

【００１６】第２のメモリ２２の構成は第１のメモリ２
１と同様の構成とされる。これと共に、第２のメモリ２
２の偶数領域ＥにおけるＦＭ（２４ｂ、２５ｂ及び２６
ｂ）には、画像データＢ２、Ｂ４、Ｂ６……が記憶され
る。また、ＲＭ２４ｃ、２５ｃ及び２６ｃには補助デー
タＢ’２、Ｂ’６……が、ＲＭ２４ｄ、２５ｄ及び２６
ｄには補助データＢ’４、Ｂ’８……がそれぞれ記憶さ
れる。一方、奇数領域ＯのＦＭには、画像データＡ２、
Ａ４、Ａ６……が記憶される。また、ＲＭ２４ｆ、２５
ｆ及び２６ｆには補助データＡ’２、Ａ’６……が、Ｒ
Ｍ２４ｇ、２５ｇ及び２６ｇには補助データＡ’４、
Ａ’８……が記憶される。なお、メモリ全体の構成は、
上述から明らかなように、水平方向に１５３６の画素
を、また、垂直方向に１０２４の画素を有するものとさ
れる。上述のＦＭ及びＲＭの合成出力がモニタ７で確認
された後、コンピュータ９にＦＭデータが転送される。

【００１７】ところで、ＰＡＬ方式のビデオカメラ１に
より撮影される画像の垂直方向の走査線数は６２５本で
ある。これを各ＦＭにおいて、水平方向に９０８ｆｈ×
２＝２８，３７５ＭＨｚでサンプリングする。また、Ｒ
Ｍが有するデータ量は、ＦＭが有するデータ量に比して
少ないので、ＦＭのサンプリング周波数２８，３７５Ｍ
Ｈｚの半分、すなわち、９０８ｆＨ＝１４，１８２ＭＨ
ｚでサンプリングする。ビデオカメラから供給されるデ
ータを記憶するメモリの画素を水平方向に１５３６、垂
直方向に１０２４とすることにより、水平方向に１５３
６、垂直方向に５７６の有効画素からなるメモリに記憶
されるデータをそのまま記憶することができる。なお、
ＦＭは１５３６画素×５７６画素×３byte（Ｒ、Ｇ及び
Ｂ）、ＲＭは７６８画素×５７６画素×３byte（Ｒ、Ｇ
及びＢ）で構成される。

【００１８】ここで、ビデオカメラ１で撮影された画像
データ（水平方向に１５３６の、垂直方向に５７６の有
効画素を有する）を、図２に示されるメモリ２１及び２
２に記憶する場合について述べる。メモリ２１及び２２
の垂直方向の画素は、５１２×２＝１０２４である。こ
のうち、画像データの記憶に必要な画素は、７５６画素
分である。従って、画像データを記憶しない画素は、１
０２４−５７６＝４４８画素となる。この４４８画素を
ＲＭとして補助データを記憶することにより、ＤＶＩ装
置３に設けられたメモリを有効に使用することが可能に
なる。

【００１９】すなわち、この４４８画素は、補助データ
を記憶するＲＭ用に２分割され、そのうちの２２４画素
がメモリ２１に割り当てられる。また、メモリ２１に割
り当てられた２２４画素が２分割され、偶数領域Ｅ及び
奇数領域Ｏのそれぞれの領域のためのＲＭ用に１１２画
素ずつ配置される。つまり、メモリ２１のＲＭは、２１
ｃ、２１ｄ、２２ｃ、２２ｄ、２３ｃ、２３ｄ、２１
ｆ、２１ｇ、２２ｆ、２２ｇ、２３ｆ及び２３ｇからな
る構成とされる。

【００２０】上述のように、各ＦＭ部は２つのＲＭを有
する。このように配置することにより、ＦＭとＲＭとを
時分割にアクセスし、また、位相合わせを行なうことで
画像データと補助データとの合成画像を出力させること
が可能になる。

【００２１】図２のような構成のＦＭに供給された画像
データは、偶数フィールド時には、ＦＭ２１ｂ→２２ｂ
→２３ｂ→２４ｂ→２５ｂ→２６ｂ……、奇数フィール
ド時には、２１ｅ→２２ｅ→２３ｅ→２４ｅ→２５ｅ→
２６ｅ……の順に記憶される。また、ＲＭに供給された
補助データは、偶数フィールド時には、ＲＭ２１ｃ→２
２ｃ→２３ｃ→２４ｃ→２５ｃ→２６ｃ→２１ｄ→２２
ｄ→２３ｃ→２４ｄ→２５ｄ→２６ｄ……、奇数フィー
ルド時には、２１ｆ→２２ｆ→２３ｆ→２４ｆ→２５ｆ
→２６ｆ→２１ｇ→２２ｇ→２３ｇ→２４ｇ→２５ｇ→
２６ｇ……の順に記憶される。

【００２２】以下、図３、図４及び図５を参照して、こ
の発明が適用されたＤＶＩ装置３の内部構成を説明す
る。なお、以下の説明に用いられる信号のタイミングチ
ャートに関しては後述する。

【００２３】大別すると、ＤＶＩ装置３は、各回路をコ
ントロールするコントロール部（３１、３３、３８、４
１、４２、４３及び４４）と、マルチポートダイナミッ
ク画像メモリ部（２１及び２２）と、メモリ２１及び２
２を使用して各モード（ＦＭリード／ＦＭライト、ＦＭ
リード／ＲＭリード、ＦＭリード／ＲＭライトの３種
類）を時分割に行なうためのローアドレス、コラムアド
レス及びスタートポインタを制御するアドレスコントロ
ール部（４５、４６、４７、４８、４９、５０及び５
１）と、ＦＭデータ及びＲＭデータを切り替えるデータ
マルチプレクサ部（５８、５９、６０、６１、６２及び
６３）とからなる。

【００２４】上述のＦＭリード／ＦＭライトモードは、
ビデオカメラ１からの撮像信号を設定（書き込み及び読
み出しを行う）モードである。ＦＭリード／ＲＭリード
モードは、ＦＭ及びＲＭに読み込まれたデータを合成出
力するモードである。ＦＭリード／ＲＭライトモード
は、撮像信号のみを読み出し、画角設定用の補助データ
を設定するモードである。

【００２５】ＤＶＩ装置３のＣＰＵ（図示せず）から入
力されるデータとメモリ２１及び２２を制御するコント
ロールデータは、レジスタ３１に接続された端子３２ａ
及び３２ｂを介して、レジスタ３１にラッチされる。レ
ジスタ３１の出力信号は、Ｖ周期タイミング発生器３３
に供給される。また、端子３４から入力された奇数／偶
数＊（＊はローアクティブの意味とする）フィールド信
号（信号ｎとする）は、両エッジ検出回路３７に供給さ
れる。これと共に、立ち下がり検出回路３５ａを介して
Ｖ周期タイミング発生器３３に供給される。これによ
り、Ｖ周期タイミング発生器３３は、信号ｎの立ち下が
りエッジでクリアされる。なお、Ｖ周期タイミング発生
器３３からの出力は、２Ｖ周期のタイミングで発生され
る。

【００２６】端子３６からはＨＤ＊信号（信号ｏとす
る）が入力され、立ち下がりエッジ検出回路３５ｂを介
してＨ周期タイミング発生器３８に供給される。なお、
信号ｏは、水平方向の基準信号（水平ドライブパルス）
であり、１Ｈ毎に出力される。また、端子３９からは、
ｆ／４周期（ｆ＝９０８ｆＨ（１４，１８７５ＭＨ
ｚ））のクロックがＨ周期タイミング発生器３８に入力
される。Ｖ周期タイミング発生器３３には、Ｈ周期タイ
ミング発生器３８の出力信号（信号ｖとする）がＨ（水
平走査線）インクリメントクロックとして印加される。

【００２７】Ｖ周期タイミング発生器３３からは、コン
トロールタイミング発生器４１にメモリ２１用のＦＭ／
ＲＭ＊切り替え信号（信号ａとする）及びシリアルアク
セスメモリ（以下、ＳＡＭとする）ライトイネーブル
（以下、ＷＥとする）＊信号（信号ｂとする）が供給さ
れる。これと共に、コントロールタイミング発生器４２
にメモリ２２用のＦＭ／ＲＭ＊切り替え信号（信号ｃと
する）及びＳＡＭＷＥ＊信号（信号ｄとする）が供給
される。また、シリアルクロック（以下、ＳＣとする）
用マルチプレクサ４３には、Ｖ周期タイミング発生器３
３からの信号ａ、信号ｃ及びＨ周期タイミング発生器３
８からのＳＣイネーブル信号（信号ｋとする）が入力さ
れると共に、周波数ｆ及び２ｆのクロックが端子４３ａ
及び４３ｂからそれぞれ入力される。

【００２８】Ｈ周期タイミング発生器３８からは、さら
に、コントロールタイミング発生器４１及び４２に同期
／イネーブル＊信号（信号ｊとする）が供給される。シ
リアルイネーブル発生器４４には、コントロールタイミ
ング発生器４１、４２の出力信号及びＨ周期タイミング
発生器３８の出力信号が供給される。

【００２９】アドレスコントロール部のカウンタ４５、
４６、４７及び４８のそれぞれには、端子３４からの信
号ｎ、両エッジ検出回路３７からの出力信号が供給され
ると共に、Ｖ周期タイミング発生器３３からの出力信号
がクロックとして供給される。カウンタ４５へはクロッ
ク信号ｅとして、カウンタ４６へはクロック信号ｆとし
て、カウンタ４７へはクロック信号ｇとして、カウンタ
４７へはクロック信号ｈとしてそれぞれ供給される。な
お、カウンタ４５及び４６は、ＦＭリード用ローアドレ
スカウンタ及びＦＭライト用ローアドレスカウンタであ
る。カウンタ４７及び４８は、ＲＭリード用ローアドレ
スカウンタ及びＲＭライト用ローアドレスカウンタであ
る。

【００３０】カウンタ４５、４６、４７及び４８の出力
信号は、ローアドレス用のマルチプレクサ４９に供給さ
れる。これと共に、カウンタ４７及び４８の出力信号の
最上位ビットが最上部コラムアドレスビットマルチプレ
クサ５０に供給される。また、マルチプレクサ４９及び
５０には、コントロールタイミング発生器４２からＳＡ
Ｍ用リード／ライト＊信号（信号ｔとする）及びＳＡＭ
用ＦＭ／ＲＭ＊信号（信号ｕとする）が供給される。

【００３１】これらの信号に基づいて出力されるマルチ
プレクサ４９及び５０の信号は、アドレス（ロー／コラ
ム）マルチプレクサ５１に供給される。これと共に、コ
ントロールタイミング発生器４２からＳＡＭ用ロー／コ
ラム＊切り換え信号（信号ｉとする）がマルチプレクサ
５１に供給される。マルチプレクサ５１の出力信号は、
フリップフロップ（以下、ＦＦとする）５２を介してメ
モリ２１ａ、２２ａ及び２３ａ（第１のメモリ２１）及
びメモリ２４ａ、２５ａ及び２６ａ（第２のメモリ）に
供給される。なお、ＦＦ５２には、端子５２ａから周波
数２ｆのクロックが入力されると共に、シリアルイネー
ブル発生器４４から出力されるシリアルイネーブル（Ｓ
Ｅ）＊信号が各メモリに入力される。また、ＦＦ５２か
ら出力されるローアドレスは、メモリに供給されるＲＡ
Ｓ＊の立ち下がりで各メモリにラッチされ、一方、コラ
ムアドレスは、ＣＡＳ＊の立ち下がりで各メモリにラッ
チされる。

【００３２】第１のメモリ２１のそれぞれには、コント
ロールタイミング発生器４１からのＲＡＳ＊、ＣＡＳ
＊、ＯＥ＊及びＷＥ＊、マルチプレクサ４３からのＳＣ
（信号ｌとする）及びシリアルイネーブル発生器４４か
らのシリアルイネーブル＊信号が供給される。第２のメ
モリ２２のそれぞれには、コントロールタイミング発生
器４２からのＲＡＳ＊、ＣＡＳ＊、ＯＥ＊及びＷＥ＊、
マルチプレクサ４３からのＳＣ（信号ｍとする）及びシ
リアルイネーブル発生器４４からのシリアルイネーブル
＊信号が供給される。

【００３３】Ｖ周期タイミング発生器３３からの、例え
ば２ビットの出力信号のうちの１ビットは、信号ａとし
てＮＡＮＤゲート５４の一方の入力端子に供給される。
また、信号ａは、インバータ５３を介してＮＡＮＤゲー
ト５５の一方の入力端子に供給される。他の１ビット
は、信号ｂとしてＮＡＮＤゲート５４の他方の入力端子
に供給されると共に、ＮＡＮＤゲート５５の他方の入力
端子に供給される。ＮＡＮＤゲート５５の出力は、信号
ｐとして取り出されると共に、インバータ５７を介して
信号ｑとして取り出される。また、ＮＡＮＤゲート５４
の出力は、信号ｒとして取り出されると共に、インバー
タ５６を介して信号ｓとして取り出される。信号ｐはメ
モリ２１用ＲＭリードイネーブル信号、信号ｑはメモリ
２２用ＲＭリードイネーブル信号、信号ｒはメモリ２１
用ＦＭリードイネーブル信号、信号ｓはメモリ２２用Ｆ
Ｍリードイネーブル信号とされ、後述するデータマルチ
プレクサ部にそれぞれ供給される。

【００３４】メモリ２１及びメモリ２２は、ＦＦからな
るデータマルチプレクサ部に接続される。より詳細に
は、メモリ２１のそれぞれは、メモリ２１のライト用Ｆ
Ｆ５８、メモリ２１のＦＭリード用ＦＦ６０及びメモリ
２１のＲＭリード用ＦＦ６２に接続される。一方、メモ
リ２２のそれぞれは、メモリ２２のライト用ＦＦ５９、
メモリ２２のＦＭリード用ＦＦ６１及びメモリ２２のＲ
Ｍリード用ＦＦ６３に接続される。なお、ＦＦ５８には
信号ｂが、ＦＦ５９には信号ｄが、ＦＦ６０には信号ｒ
が、ＦＦ６１には信号ｓが、ＦＦ６２には信号ｐが、Ｆ
Ｆ６３には信号ｑがアウトプットイネーブル（ＯＥ）＊
信号として供給される。これにより、各モードに対応し
たＦＦが使用され、ＦＦ間の競合が防止される。これと
共に、各ＦＦ５８〜６３の各端子５８ａ〜６３ａから
は、周波数２ｆのクロックが供給される。

【００３５】ここで、メモリ２１及び２２への書き込み
時において、ＲＧＢ入力端子６４から入力されたアナロ
グ画像信号は、フローティングアンプ６５、ローパスフ
ィルタ６６及びクランプ回路６７を介してＡ／Ｄ変換器
６８に供給される。Ａ／Ｄ変換器６８には、周波数２ｆ
のサンプリングクロックが入力され、このクロックによ
って、アナログ画像信号がディジタル画像信号に変換さ
れる。このディジタル画像信号は、ミキサ６９を介して
ＦＦ５８及びＦＦ５９に供給される。ＦＦ５８及びＦＦ
５９は交互に駆動され、これにより、メモリ２１及びメ
モリ２２に交互に画像データが書き込まれる。

【００３６】メモリ２１及びメモリ２２からは、２種類
のデータ（ＦＭ領域に記憶される画像データ及びＲＭ領
域に記憶される補助データ）の読み出しが行われる。Ｆ
Ｍ領域のデータを読み出す場合には、メモリ２１に対応
してＦＦ６０が、メモリ２２に対応してＦＦ６１がそれ
ぞれ交互に使用される。ＦＦ６０及びＦＦ６１の出力信
号は、位相合わせのための遅延回路７０を介してミキサ
６９に供給される。ミキサ６９では、遅延回路７０の出
力信号及びＡ／Ｄ変換器６８からの出力信号が混合さ
れ、その出力信号がＦＦ５８及びＦＦ５９に供給され
る。このように、一旦記憶されたＦＭを読み出した後
で、ＲＧＢ入力端子６４から入力される画像信号に重畳
することも可能である。

【００３７】また、ＲＭ領域に記憶された補助データを
読み出す場合には、メモリ２１に対応してＦＦ６２が、
メモリ２２に対応してＦＦ６３がそれぞれ交互に使用さ
れる。ＦＦ６２及びＦＦ６３の出力信号は、位相合わせ
のための遅延回路７１を介してミキサ７２に供給され
る。ミキサ７２では、遅延回路７１の出力信号及びミキ
サ６９の出力信号が混合され、ミキサ７２の出力信号が
Ｄ／Ａ変換器７３でアナログ画像信号に変換される。さ
らに、このアナログ画像信号は、ローパスフィルタ７４
及びアンプ７５を介して出力端子７６から出力される。
つまり、入力画像、ＦＭ画像及びＲＭ画像の３種類の画
像を重畳することが可能であり、通常は、ＲＭ画像と入
力画像をミキサ７２で混合し、画角を合わせるために使
用する。

【００３８】ところで、メモリ２１及び２２に適用され
るモードには、上述のようにＦＭリード／ＦＭライト、
ＦＭリード／ＲＭリード、ＦＭリード／ＲＭリードの３
種類がある。以下、図６、図７及び図８を参照して、そ
れぞれのモードについて説明する。なお、これらの図
は、Ｖ周期タイミング発生器３３の出力信号のタイミン
グチャートであり、図６に適用される同期信号と同様の
同期信号が図７及び図８にも適用される。また、図中の
符号ａ〜ｈは、信号ａ〜ｈに対応する。さらに、どのモ
ードが用いられるかは、ＤＶＩ装置３のＣＰＵからのデ
ータをラッチするレジスタ３１からの出力信号により決
定される。

【００３９】図６には、ＦＭリード／ＦＭライトモード
のタイミングチャートが示される。なお、このモード時
には、上述のように、ＦＭリード／ＦＭライトが第１の
メモリ２１及び第２のメモリ２２で交互に行われる。図
示されるように、信号ａ及び信号ｃは、ハイ（以下、Ｈ
とする）レベルに保持される。このため、メモリ２１及
び２２は、ＦＭへの書き込みまたはＦＭからの読み出し
ドに限定される。ここで、互いに１８０°の位相差を有
する信号ｂ及び信号ｄを１Ｈ毎に反転することによっ
て、各ＦＭへの書き込み及び読み出しが交互になされ
る。

【００４０】つまり、図からも理解されるように、メモ
リ２１のＦＭの０ライン目が書き込まれている時には、
メモリ２２のＦＭの１ライン目が読み出される。また、
メモリ２１のＦＭの２ライン目が読み出されている時に
は、メモリ２２のＦＭの３ライン目が書き込まれる。

【００４１】なお、信号ｅの立ち上がりエッジに同期し
て、ＦＭのＳＡＭ用リードアドレスがインクリメントさ
れ、次のアドレスからのデータが読み出される。同様
に、信号ｆの立ち上がりエッジに同期して、ＦＭのＳＡ
Ｍ用ライトアドレスがインクリメントされ、次のアドレ
スにデータが書き込まれる。また、このモードでは、Ｒ
Ｍを使用しないので、クロック信号ｇ及びクロック信号
ｈは、Ｈレベルに保持される。

【００４２】図７には、ＦＭリード／ＲＭリードモード
のタイミングチャートが示される。なお、このモード時
には、上述のように、ＦＭリード／ＲＭリードが第１の
メモリ２１及び第２のメモリ２２で交互に行われる。図
示されるように、信号ｂ及び、信号ｄは、Ｈレベルに保
持される。つまり、メモリ２１へのＳＡＭＷＥ＊信号
及びメモリ２２へのＳＡＭＷＥ＊信号によって各メモ
リのＦＭ及びＲＭへの書き込みが不可能とされる。これ
により、メモリ２１及び２２は、ＦＭからの読み出し及
びＲＭからの読み出しに限定される。ここで、互いに１
８０°の位相差を有する信号ａ及び信号ｃを１Ｈ毎に反
転することによって、各ＦＭからの読み出し及び各ＲＭ
からの読み出しが交互になされる。

【００４３】つまり、図からも理解されるように、メモ
リ２１のＦＭの０ライン目が読み出されている時には、
メモリ２２のＲＭの１ライン目が読み出される。また、
メモリ２１のＦＭの２ライン目が読み出されている時に
は、メモリ２２のＦＭの３ライン目が読み出される。

【００４４】なお、クロック信号ｅの立ち上がりエッジ
に同期して、ＦＭのＳＡＭ用リードアドレスがインクリ
メントされ、次のアドレスからのデータが読み出され
る。同様に、クロック信号ｇの立ち上がりエッジに同期
して、ＲＭのＳＡＭ用リードアドレスがインクリメント
され、次のアドレスからのデータが読み出される。ま
た、このモードでは、ＦＭへの書き込み及びＲＭへの書
き込みは行われないので、クロック信号ｆ及びクロック
信号ｈがＨレベルに保持され、これによってＦＭ及びＲ
Ｍへの書き込みが不可能とされる。

【００４５】図８には、ＦＭリード／ＲＭライトのタイ
ミングチャートが示される。なお、このモード時には、
上述のように、ＦＭリード／ＲＭライトが第１のメモリ
２１及び第２のメモリ２２で交互に行われる。図に示さ
れるように、クロック信号ｆがＨレベルに保持される。
これにより、ＦＭへの書き込み及びＲＭからの読み出し
が不可能とされる。換言すれば、メモリ２１及び２２
は、ＦＭからの読み出し及びＲＭへの書き込みに限定さ
れる。ここで、信号ａを信号ｂと同期させて反転させる
ことにより、メモリ２１に対するＦＭリード及びＲＭラ
イトを行なうことができる。また、信号ｃを信号ｄと同
期させて反転させることにより、メモリ２２に対するＦ
Ｍリード及びＲＭライトを行なうことができる。なお、
信号ａは、信号ｃに対して１８０°の位相差を有してい
るので、図からも理解されるように、メモリ２１のＲＭ
の０ライン目が書き込まれている時には、メモリ２２の
ＦＭの１ライン目が読み出される。また、メモリ２１の
ＦＭの２ライン目が読み出されている時には、メモリ２
２のＲＭの３ライン目が書き込まれる。

【００４６】ここで、ＲＭライトの時は、データ量はＦ
Ｍのデータ量に比べて１／２で良く、水平方向に２分割
してメモリを使用している。例として、Ｂ’３が書き込
まれるべき領域（図２参照）にデータを書き込む場合に
ついての説明が以下になされる。Ｂ’１のデータが０〜
５１１の前半分、すなわち、０〜２５５に書き込まれて
いるので、このデータを消去しないために、まず、書き
込みを開始する位置のアドレスを読んでＳＡＭに入力
し、スタートポインタを２５６に合わせ、２５６〜５１
１の領域にＢ’３を書き込む。このようにすることによ
り、Ｂ’１に書き込まれたデータを消去することなく、
メモリを有効に利用することが可能になる。なお、ＲＭ
ライトのモードにもかかわらず、クロック信号ｈがクロ
ック信号ｇと同期して変化しているのはこのためであ
る。

【００４７】また、クロック信号ｅの立ち上がりエッジ
に同期して、ＦＭのＳＡＭ用リードアドレスがインクリ
メントされる。同様に、クロック信号ｇ及びｈの立ち上
がりエッジに同期して、ＲＭのＳＡＭ用リードライトア
ドレスがインクリメントされ、メモリを有効に利用し
て、次のアドレスにデータが書き込まれる。

【００４８】図９には、コントロールタイミング発生器
４１及び４２から出力される信号（ＲＡＳ＊、ＣＡＳ
＊、ＯＥ＊、ＷＥ＊、ＳＥ＊、ｉ、ｔ、ｕ）及びＨ周期
タイミング発生器３８からＶ周期タイミング発生器３３
に印加される信号ｖのタイミングチャートが示される。
これと共に、ＦＭ／ＲＭ＊切り替え信号（信号ａ及び
ｃ）と、ＳＡＭＷＥ＊信号（信号ｂ及び信号ｄ）との
組み合わせにより、ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ
＊、ＳＥ＊をマスキングするか否かを設定する表が示さ
れる。なお、表中の○は、ＲＡＳ＊、ＣＡＳ＊、ＯＥ
＊、ＷＥ＊、ＳＥ＊がマスキングされないことを示し、
また、×は、ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ＊、Ｓ
Ｅ＊がマスキングされることを示す。

【００４９】例えば、ＦＭリードの場合、信号ａ及び信
号ｃと、信号ｂ及び信号ｄとは、それぞれ（１、１）と
なり、ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＷＥ＊、ＳＥ＊が
マスキングされない。この時には、ＦＭライト転送、Ｒ
Ｍライト転送、ＲＭリード転送、ＦＭ擬似ライト転送及
びＲＭ擬似ライト転送は行なわれなく、ＦＭリード転送
及びリフレッシュ（１０回）のみが行なわれる。なお、
ＦＭ／ＲＭ擬似ライト転送では、各メモリのポートがリ
ードからライトに切り換わるのみで、データが書き込ま
れることはない。

【００５０】信号ｉ、信号ｔ及び信号ｕは、アドレスコ
ントロール部（マルチプレクサ４９、マルチプレクサ５
０及びマルチプレクサ５１）に入力される。また、ＦＭ
リード／ＲＭリードモードの場合には、ＦＦ６０及びＦ
Ｆ６３と、ＦＦ６１及びＦＦ６２とが交互に使用され
る。また、ＳＣ用マルチプレクサ４３からは、入力され
る信号ａ、信号ｃ及び信号ｋに基づいて、ｆ＝１４、１
８７５ＭＨｚ、または２ｆ＝２８、３７５ＭＨｚのサン
プリングクロックが切り替えられてメモリ２１及び２２
に供給される。２ｆによって各メモリのＦＭがサンプリ
ングされて高解像度（水平方向に１５３６画素）の画像
データとして、また、ｆによって各メモリのＲＭがサン
プリングされて低解像度（水平方向に７６８画素）の補
助データとして出力される。

【００５１】

【発明の効果】この発明によれば、高画質高解像度ディ
ジタル画像メモリ中に、画像データを記憶するためのフ
レームメモリ部と、画角設定等の補助データを記憶する
ためのリファレンスメモリ部が設けられる。このため、
１つのメモリ中に、解像度の異なるデータを記憶させる
ことが可能になる。従って、高画質高解像度ディジタル
画像メモリを有効に使用することができると共に、余分
なメモリを必要としなくなり、コスト的にも有利にな
る。また、メモリを分割し、その分割した領域にそれぞ
れ解像度の異なる画像領域を設け、時分割にアクセスで
きるようにしたことにより、自由に、且つ、並行に解像
度の異なる画像領域をアクセスすることができる。

【図面の簡単な説明】

【図１】この発明によるディジタル画像記憶装置に種々
の周辺機器が接続された場合のシステム図である。

【図２】ＤＶＩ装置内に設けられたメモリの構成図であ
る。

【図３】この発明が適用されたＤＶＩ装置の内部構成を
示すブロック図である。

【図４】この発明が適用されたＤＶＩ装置の内部構成を
示すブロック図である。

【図５】この発明が適用されたＤＶＩ装置の内部構成を
示すブロック図である。

【図６】ＦＭリード／ＦＭライトモード時のＶ周期タイ
ミング発生器の出力信号のタイミングチャートである。

【図７】ＦＭリード／ＲＭリードモード時のＶ周期タイ
ミング発生器の出力信号のタイミングチャートである。

【図８】ＦＭリード／ＲＭリードモード時のＶ周期タイ
ミング発生器の出力信号のタイミングチャートである。

【図９】コントロールタイミング発生器の出力信号及び
Ｈ周期タイミング発生器からＶ周期タイミング発生器へ
の出力信号のタイミングチャートである。

【符号の説明】

２１第１のメモリ２１ａ、２２ａ、２３ａ偶数フィールド用フレームメ
モリ２１ｃ、２２ｃ、２３ｃ、２１ｄ、２２ｄ、２３ｄ偶
数フィールド用リファレンスメモリ２１ｅ、２２ｅ、２３ｅ奇数フィールド用フレームメ
モリ２１ｆ、２２ｆ、２３ｆ、２１ｇ、２２ｇ、２３ｇ奇
数フィールド用リファレンスメモリ２２第２のメモリ２４ｂ、２５ｂ、２６ｂ偶数フィールド用フレームメ
モリ２４ｃ、２５ｃ、２６ｃ、２４ｄ、２５ｄ、２６ｄ偶
数フィールド用リファレンスメモリ２４ｅ、２５ｅ、２６ｅ奇数フィールド用フレームメ
モリ２４ｆ、２５ｆ、２６ｆ、２４ｇ、２５ｇ、２６ｇ奇
数フィールド用リファレンスメモリ

【手続補正書】

【提出日】平成５年１０月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】上述のビデオカメラにより撮影されたアナ
ログ画像はディジタル画像とされた後にＤＶＩ装置にて
記憶される。ところで、この記憶される画像には、被写
体を撮影した画像データの他に、撮影時の画角等を設定
する補助データが含まれる。両像データ及び補助データ
は、ＤＶＩ装置内に設けられ、また、解像度が一定であ
る高解像度メモリに記憶される。なお、画像データを構
成する３原色（Ｒ、Ｇ及びＢ）はそれぞれ別々に、水平
方向が１５３６、垂直方向が５７６の画素数で構成され
る高解像度メモリに記憶される。このため、画像データ
を記憶するためには、３つの高解像度メモリが必要とさ
れる。この高解像度メモリは水平方向に９０８ｆｈ×２
＝２８．３７５ＭＨｚでサンプリングされる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】また、各画像データに対応する補助データ
も水平方向が１５３６、垂直方向が５７６の画素数で構
成される高解像度メモリに記憶される。このため、補助
データを記憶するための高解像度メモリの数は、画像デ
ータ用の高解像度メモリに対応して３つ必要になる。こ
の高解像度メモリに記憶されるデータは、上述のように
補助データであり、データ量が少ない。従って、画像デ
ータが記憶されるメモリに使用されるサンプリングクロ
ックの半分、つまり、９０８ｆｈ＝１４．１８７５ＭＨ
ｚでサンプリングされる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】ところで、ＰＡＬ方式のビデオカメラ１に
より撮影される画像の垂直方向の走査線数は６２５本で
ある。これを各ＦＭにおいて、水平方向に９０８ｆｈ×
２＝２８．３７５ＭＨｚでサンプリングする。また、Ｒ
Ｍが有するデータ量は、ＦＭが有するデータ量に比して
少ないので、ＦＭのサンプリング周波数２８．３７５Ｍ
Ｈｚの半分、すなわち、９０８ｆｈ＝１４．１８７５Ｍ
Ｈｚでサンプリングする。ビデオカメラから供給される
データを記憶するメモリの画素を水平方向に１５３６、
垂直方向に１０２４とすることにより、水平方向に１５
３６、垂直方向に５７６の有効画素からなるメモリに記
憶されるデータをそのまま記憶することができる。な
お、ＦＭは１５３６画素×５７６画素×３ｂｙｔｅ
（Ｒ、Ｇ及びＢ）、ＲＭは７６８画素×５７６画素×３
ｂｙｔｅ（Ｒ、Ｇ及びＢ）で構成される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】ここで、ビデオカメラ１で撮影された画像
データ（水平方向に１５３６の、垂直方向に５７６の有
効画素を有する）を、図２に示されるメモリ２１及び２
２に記憶する場合について述べる。メモリ２１及び２２
の垂直方向の画素は、５１２×２＝１０２４である。こ
のうち、画像データの記憶に必要な画素は、５７６画素
分である。従って、画像データを記憶しない画素は、１
０２４−５７６＝４４８画素となる。この４４８画素の
うち２８８画素をＲＭとして補助データを記憶すること
により、ＤＶＩ装置３に設けられたメモリを有効に使用
することが可能になる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】すなわち、この２８８画素は、補助データ
を記憶するＲＭ用に２分割され、そのうちの１４４画素
がメモリ２１に割り当てられる。また、メモリ２１に割
り当てられた１４４画素が２分割され、偶数領域Ｅ及び
奇数領域Ｏのそれぞれの領域のためのＲＭ用に７２画素
ずつ配置される。つまり、メモリ２１のＲＭは、２１
ｃ、２１ｄ、２２ｃ、２２ｄ、２３ｃ、２３ｄ、２１
ｆ、２１ｇ、２２ｆ、２２ｇ、２３ｆ及び２３ｇからな
る構成とされる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】端子３６からはＨＤ＊信号（信号ｏとす
る）が入力され、立ち下がりエッジ検出回路３５ｂを介
してＨ周期タイミング発生器３８に供給される。なお、
信号ｏは、水平方向の基準信号（水平ドライブパルス）
であり、１Ｈ毎に出力される。また、端子３９からは、
ｆ／４周期（ｆ＝９０８ｆｈ（１４．１８７５ＭＨ
ｚ））のクロックがＨ周期タイミング発生器３８に入力
される。Ｖ周期タイミング発生器３３には、Ｈ周期タイ
ミング発生器３８の出力信号（信号ｖとする）がＨ（水
平走査線）インクリメントクロックとして印加される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】信号ｉ、信号ｔ及び信号ｕは、アドレスコ
ントロール部（マルチプレクサ４９、マルチプレクサ５
０及びマルチプレクサ５１）に入力される。また、ＦＭ
リード／ＲＭリードモードの場合には、ＦＦ６０及びＦ
Ｆ６３と、ＦＦ６１及びＦＦ６２とが交互に使用され
る。また、ＳＣ用マルチプレクサ４３からは、入力され
る信号ａ、信号ｃ及び信号ｋに基づいて、ｆ＝１４．１
８７５ＭＨｚ、または２ｆ＝２８．３７５ＭＨｚのサン
プリングクロックが切り替えられてメモリ２１及び２２
に供給される。２ｆによって各メモリのＦＭがサンプリ
ングされて高解像度（水平方向に１５３６画素）の画像
データとして、また、ｆによって各メモリのＲＭがサン
プリングされて低解像度（水平方向に７６８画素）の補
助データとして出力される。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

───────────────────────────────────────────────────── フロントページの続き (72)発明者中尾利雄東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】単一のメモリに複数の異なる解像度のデ
ータを記憶するようにしたディジタル画像記憶装置。
【請求項２】上記メモリは、複数の解像度の異なる領
域に分割され、それぞれ対応した解像度のデータを記憶
するようにした請求項１記載のディジタル画像記憶装
置。
【請求項３】上記メモリは、高解像度メモリと低解像
度メモリとに分割され、それぞれ対応した解像度データ
を記憶するようにした請求項１記載のディジタル画像記
憶装置。
【請求項４】上記メモリは、第１のメモリと第２のメ
モリで構成され、上記第１のメモリと上記第２のメモリ
は、交互にアクセスされるようにした請求項１記載のデ
ィジタル画像記憶装置。
【請求項５】上記メモリは、偶数領域及び奇数領域か
らなる請求項１記載のディジタル画像記憶装置。
【請求項６】上記メモリは、Ｒ、Ｇ及びＢのそれぞれ
の領域を有する請求項１記載のディジタル画像記憶装
置。
【請求項７】単一のメモリに複数の異なる解像度のデ
ータを記憶するようにしたディジタル画像記憶装置であ
って、上記メモリは、高解像度メモリと低解像度メモリとに分
割され、上記高解像度メモリに記憶されたデータは、画データで
あるディジタル画像記憶装置。
【請求項８】上記低解像度メモリに記憶されたデータ
は、画角決定用データである請求項７記載のディジタル
画像記憶装置。
【請求項９】画像データを記憶する高解像度メモリ及
び補助データを記憶する低解像度メモリからなる第１の
メモリ部及び第２のメモリ部と、上記第１のメモリ部及び上記第２のメモリ部を用いて上
記画像データ及び上記補助データの書き込み及び読み出
しを時分割に行うためのアドレス制御部と、上記画像データ及び上記補助データを切り替えるための
データマルチプレクサ部と、上記メモリ部、アドレス制御部及びデータマルチプレク
サ部を制御する制御部とからなるディジタル画像記憶装
置。