JPH06112431A - 高誘電率薄膜の形成方法 - Google Patents
高誘電率薄膜の形成方法Info
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- JPH06112431A JPH06112431A JP4261808A JP26180892A JPH06112431A JP H06112431 A JPH06112431 A JP H06112431A JP 4261808 A JP4261808 A JP 4261808A JP 26180892 A JP26180892 A JP 26180892A JP H06112431 A JPH06112431 A JP H06112431A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭのキャパシタの誘電体膜などに用い
られる高誘電率薄膜の形成方法に関し、常誘電体である
CaTiO3を平坦にかつ比誘電率を大きくして高誘電率薄膜
に形成する方法を提供する。 【構成】 電子部品におけるCaO ・nTiO2 の高誘電率薄
膜を成膜する際に、一分子分よりも少ない量のCaO と所
定割合量のTiO2とを交互に積層するように構成する。そ
れぞれの積層時間を、CaO でX/P とし、TiO2でnY/Pと
し、ここでＸはCaO一分子分の堆積時間であり、ＹはTiO
2一分子分の堆積時間であり、Ｐはサイクル積層回数で
ある。
られる高誘電率薄膜の形成方法に関し、常誘電体である
CaTiO3を平坦にかつ比誘電率を大きくして高誘電率薄膜
に形成する方法を提供する。 【構成】 電子部品におけるCaO ・nTiO2 の高誘電率薄
膜を成膜する際に、一分子分よりも少ない量のCaO と所
定割合量のTiO2とを交互に積層するように構成する。そ
れぞれの積層時間を、CaO でX/P とし、TiO2でnY/Pと
し、ここでＸはCaO一分子分の堆積時間であり、ＹはTiO
2一分子分の堆積時間であり、Ｐはサイクル積層回数で
ある。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電率薄膜、より詳
しくは、ダイナミックメモリ素子（ＤＲＡＭ）のキャパ
シタの誘電体膜、厚膜トランジスタ（ＴＦＴ）のゲート
絶縁膜、エレクトロ・ルミネッセンス（ＥＬ）素子の絶
縁膜などの電子部品に用いられる高誘電率薄膜の形成方
法に関する。
しくは、ダイナミックメモリ素子（ＤＲＡＭ）のキャパ
シタの誘電体膜、厚膜トランジスタ（ＴＦＴ）のゲート
絶縁膜、エレクトロ・ルミネッセンス（ＥＬ）素子の絶
縁膜などの電子部品に用いられる高誘電率薄膜の形成方
法に関する。
【０００２】ＤＲＡＭの場合には、α線によるソフトエ
ラーを防止するために、メモリセル当たりの信号電荷量
を、メモリセルの微細化に伴うセル面積の減少が図られ
ているにもかかわらず減らすことはできない。そこで、
キャパシタ容量を確保するために、溝掘り（トレンチ）
構造、積み上げ（スタック）構造が提案されている。ま
た、現在、開発が進められている６４Ｍビットメモリで
は、メモリセル面積が1.５〜２μｍ2 と微小になり、電
界強度と信頼性確保のため、、さらに、消費電力増大の
抑制のために、低電圧動作も必要になる。信号電荷量は
静電容量と動作電圧との積となるので、電源電圧の低下
は静電容量の増加で補う必要がある。
ラーを防止するために、メモリセル当たりの信号電荷量
を、メモリセルの微細化に伴うセル面積の減少が図られ
ているにもかかわらず減らすことはできない。そこで、
キャパシタ容量を確保するために、溝掘り（トレンチ）
構造、積み上げ（スタック）構造が提案されている。ま
た、現在、開発が進められている６４Ｍビットメモリで
は、メモリセル面積が1.５〜２μｍ2 と微小になり、電
界強度と信頼性確保のため、、さらに、消費電力増大の
抑制のために、低電圧動作も必要になる。信号電荷量は
静電容量と動作電圧との積となるので、電源電圧の低下
は静電容量の増加で補う必要がある。
【０００３】
【従来の技術】一方、容量確保のためにキャパシタの容
量絶縁膜を薄膜化することは、物理的限界に直面しつつ
ある。それは、従来用いられてきたSi3N4/SiO2積層膜で
は、SiO2膜換算で５nm以下に薄膜化すると、リーク電流
が増大してしまうからである。したがって、６４Ｍビッ
トメモリを実現するには容量絶縁膜として、SiO2膜換算
で４nm以下に薄膜化可能な容量絶縁膜が必要とされる。
この要求に答えるべく、ＰＺＴ、CaTiO3、SrTiO3、PbTi
O3、BaTiO3などの高誘電率材料を薄膜することが研究開
発されている。
量絶縁膜を薄膜化することは、物理的限界に直面しつつ
ある。それは、従来用いられてきたSi3N4/SiO2積層膜で
は、SiO2膜換算で５nm以下に薄膜化すると、リーク電流
が増大してしまうからである。したがって、６４Ｍビッ
トメモリを実現するには容量絶縁膜として、SiO2膜換算
で４nm以下に薄膜化可能な容量絶縁膜が必要とされる。
この要求に答えるべく、ＰＺＴ、CaTiO3、SrTiO3、PbTi
O3、BaTiO3などの高誘電率材料を薄膜することが研究開
発されている。
【０００４】
【発明が解決しようとする課題】これらの高誘電率材料
のうち、ＰＺＴ、PbTiO3およびBaTiO3は、室温で強誘電
体となっており、比誘電率が大きい（ＰＺＴで１０００
以上）が、誘電率の経時変化が懸念されている。一方、
CaTiO3、SrTiO3は室温で強誘電体でないために、誘電率
の経時変化が少ないという利点を有しているが、ＰＺＴ
に比べて比誘電率が小さい（Pt/Si 上の薄膜でε：１０
０程度）という問題がある。
のうち、ＰＺＴ、PbTiO3およびBaTiO3は、室温で強誘電
体となっており、比誘電率が大きい（ＰＺＴで１０００
以上）が、誘電率の経時変化が懸念されている。一方、
CaTiO3、SrTiO3は室温で強誘電体でないために、誘電率
の経時変化が少ないという利点を有しているが、ＰＺＴ
に比べて比誘電率が小さい（Pt/Si 上の薄膜でε：１０
０程度）という問題がある。
【０００５】CaTiO3はSrTiO3よりも取扱いが容易であ
り、ＤＲＡＭキャパシタの容量絶縁膜への採用が期待さ
れている。さらに、これらのようなペロブスカイト酸化
物をlayer by layer法で成膜する場合には、同時成膜に
比べて低温成長が可能なことが知られている。５５０℃
以下の成長温度であれば、アルミニウム配線層や拡散領
域に悪影響を及ぼすことはない。しかしながら、ペロブ
スカイト酸化物にCaが含まれている場合のlayer by lay
er法成膜では、膜の平坦性が失われて表面凹凸が顕著に
なる。これは、成長中のRHEED その場観察により、Caが
二次元的に成長しないで、三次元的に成長するためであ
る。
り、ＤＲＡＭキャパシタの容量絶縁膜への採用が期待さ
れている。さらに、これらのようなペロブスカイト酸化
物をlayer by layer法で成膜する場合には、同時成膜に
比べて低温成長が可能なことが知られている。５５０℃
以下の成長温度であれば、アルミニウム配線層や拡散領
域に悪影響を及ぼすことはない。しかしながら、ペロブ
スカイト酸化物にCaが含まれている場合のlayer by lay
er法成膜では、膜の平坦性が失われて表面凹凸が顕著に
なる。これは、成長中のRHEED その場観察により、Caが
二次元的に成長しないで、三次元的に成長するためであ
る。
【０００６】本発明の目的は、常誘電体であるCaTiO3を
平坦にかつ比誘電率を大きくして高誘電率薄膜に形成す
る方法を提供することである。
平坦にかつ比誘電率を大きくして高誘電率薄膜に形成す
る方法を提供することである。
【０００７】
【課題を解決するための手段】上述の目的が、電子部品
におけるCaO ・nTiO2 の高誘電率薄膜を成膜する際に、
一分子分よりも少ない量のCaO と所定割合量のTiO2とを
layer by layer法で交互に積層することを特徴とする高
誘電率薄膜の形成方法によって達成される。一分子分よ
りも少ない量のCaO と所定割合量のTiO2とを交互に積層
させるために、それぞれの積層時間を、CaO でX/P と
し、TiO2でnY/Pとし、ここでＸはCaO一分子分の堆積時
間であり、ＹはTiO2一分子分の堆積時間であり、Ｐはサ
イクル積層回数である。
におけるCaO ・nTiO2 の高誘電率薄膜を成膜する際に、
一分子分よりも少ない量のCaO と所定割合量のTiO2とを
layer by layer法で交互に積層することを特徴とする高
誘電率薄膜の形成方法によって達成される。一分子分よ
りも少ない量のCaO と所定割合量のTiO2とを交互に積層
させるために、それぞれの積層時間を、CaO でX/P と
し、TiO2でnY/Pとし、ここでＸはCaO一分子分の堆積時
間であり、ＹはTiO2一分子分の堆積時間であり、Ｐはサ
イクル積層回数である。
【０００８】Ｐ回積層する際に、CaO 積層およびTiO2積
層の一サイクル毎に堆積中断インターバルを設けること
が好ましく、そのインターバル時間を一サイクル積層の
積層時間（X/P ＋nY/P）より長くすることが望ましい。
層の一サイクル毎に堆積中断インターバルを設けること
が好ましく、そのインターバル時間を一サイクル積層の
積層時間（X/P ＋nY/P）より長くすることが望ましい。
【０００９】
【作用】CaO ・nTiO2 の高誘電率薄膜をlayer by layer
法で成膜する際に、成長（堆積）中のRHEED その場観察
により、Caが二次元的に成長するだけでなく、三次元的
に成長する箇所もあることが分かっているが、続けてTi
O2を成長すると、積層膜はある程度、二次元的なものに
回復することも分かった。これらのことから、交互積層
でのCaO を一分子分完全に積む前に、TiO2を積層するこ
とによって、形成膜を二次元的に成長させることが可能
になる。
法で成膜する際に、成長（堆積）中のRHEED その場観察
により、Caが二次元的に成長するだけでなく、三次元的
に成長する箇所もあることが分かっているが、続けてTi
O2を成長すると、積層膜はある程度、二次元的なものに
回復することも分かった。これらのことから、交互積層
でのCaO を一分子分完全に積む前に、TiO2を積層するこ
とによって、形成膜を二次元的に成長させることが可能
になる。
【００１０】
【実施例】以下、添付図面を参照して、本発明の実施態
様例および比較例によって本発明を詳細に説明する。Ca
O ・nTiO2 の高誘電率薄膜を成膜する場合には、次のよ
うにして行う。先ず、シリコン基板（ウエハー）上に高
周波マグネトロン・スパッタリング法によって白金（Ｐ
ｔ）薄膜（厚さ：１００nm）を下部電極として形成す
る。このスパッタリング条件は、Ptのターゲット使用、
高周波電力：２００〜４００Ｗ、アルゴン（Ar）雰囲
気、真空度：0.５Pa、基板温度：常温である。
様例および比較例によって本発明を詳細に説明する。Ca
O ・nTiO2 の高誘電率薄膜を成膜する場合には、次のよ
うにして行う。先ず、シリコン基板（ウエハー）上に高
周波マグネトロン・スパッタリング法によって白金（Ｐ
ｔ）薄膜（厚さ：１００nm）を下部電極として形成す
る。このスパッタリング条件は、Ptのターゲット使用、
高周波電力：２００〜４００Ｗ、アルゴン（Ar）雰囲
気、真空度：0.５Pa、基板温度：常温である。
【００１１】この基板３を、図１に示すような公知のＭ
ＯＭＢＥ装置（metal orgnic molecular beam epitaxia
l growth system 、有機金属ＣＶＤ装置と分子線エピタ
キシャル装置とを組み合わせた装置）の成長真空室１内
に設けられたヒータ内蔵のサセプタ２に取り付ける。こ
のＭＯＭＢＥ装置は、チタンのガスソース供給器４、Ｃ
ａ用クヌードセン・セル５および酸素プラズマ発生用の
ＥＣＲ（電子サイクロトロン共鳴）装置６を備えてお
り、さらにＱＭＳ（四重極質量分析計）１１、ＲＨＥＥ
Ｄスクリーン１２、ＲＨＥＥＤ用電子銃１３およびＱｕ
ａｒｔｚ（水晶振動子膜厚計）１４が設置されている。
ＯＭＢＥ装置（metal orgnic molecular beam epitaxia
l growth system 、有機金属ＣＶＤ装置と分子線エピタ
キシャル装置とを組み合わせた装置）の成長真空室１内
に設けられたヒータ内蔵のサセプタ２に取り付ける。こ
のＭＯＭＢＥ装置は、チタンのガスソース供給器４、Ｃ
ａ用クヌードセン・セル５および酸素プラズマ発生用の
ＥＣＲ（電子サイクロトロン共鳴）装置６を備えてお
り、さらにＱＭＳ（四重極質量分析計）１１、ＲＨＥＥ
Ｄスクリーン１２、ＲＨＥＥＤ用電子銃１３およびＱｕ
ａｒｔｚ（水晶振動子膜厚計）１４が設置されている。
【００１２】ガスソース供給器４は、テトライソプロポ
キシチタン（Ti(i-OC3H7)4、液体）４１を収容した容器
４２と、ヒータ４３と、アルゴンキャリアガス用導入管
４４と、成長真空室１につながった供給管４５とからな
る。比較例として、従来のlayer by layer法で一分子分
のCaO と0.５〜３分子分のTiO2を交互積層してCaO ・nT
iO2 の高誘電率薄膜を成膜する。
キシチタン（Ti(i-OC3H7)4、液体）４１を収容した容器
４２と、ヒータ４３と、アルゴンキャリアガス用導入管
４４と、成長真空室１につながった供給管４５とからな
る。比較例として、従来のlayer by layer法で一分子分
のCaO と0.５〜３分子分のTiO2を交互積層してCaO ・nT
iO2 の高誘電率薄膜を成膜する。
【００１３】成長真空室１内を減圧して成長真空圧（酸
素分圧）１〜９×１０-5Torrにし、基板３を５００〜６
００℃に加熱する。クヌードセン・セル７を４７０℃に
してＣａの分子線を基板３へ向けて放射し、そして、Ｅ
ＣＲ８からの酸素によって酸化してCaO を１分子分だけ
基板３上に堆積する。次に、クヌードセン・セル７から
のＳｒの分子線放射を停止して、ガスソース供給器４の
ヒータ４３によってTi(i-OC3H7)4４１を５０℃に加熱
し、２sccmのArガスを導入管４４から容器４２内に導入
してチタン含有ガスを供給管４５から成長真空室１内へ
供給する。そして、ＥＣＲ８からの酸素によって酸化し
てｎ＝0.５、１、1.５、２、2.５または３の分子数のTi
O2を基板３上でCaO の上に堆積する。このようにCaO −
TiO2……CaO −TiO2の交互堆積を繰り返して１００nm厚
さのCaO ・nTiO2 高誘電率薄膜を形成した。
素分圧）１〜９×１０-5Torrにし、基板３を５００〜６
００℃に加熱する。クヌードセン・セル７を４７０℃に
してＣａの分子線を基板３へ向けて放射し、そして、Ｅ
ＣＲ８からの酸素によって酸化してCaO を１分子分だけ
基板３上に堆積する。次に、クヌードセン・セル７から
のＳｒの分子線放射を停止して、ガスソース供給器４の
ヒータ４３によってTi(i-OC3H7)4４１を５０℃に加熱
し、２sccmのArガスを導入管４４から容器４２内に導入
してチタン含有ガスを供給管４５から成長真空室１内へ
供給する。そして、ＥＣＲ８からの酸素によって酸化し
てｎ＝0.５、１、1.５、２、2.５または３の分子数のTi
O2を基板３上でCaO の上に堆積する。このようにCaO −
TiO2……CaO −TiO2の交互堆積を繰り返して１００nm厚
さのCaO ・nTiO2 高誘電率薄膜を形成した。
【００１４】上述した薄膜形成において、TiO2量を変え
て（すなわち、仕込みのTiO2量（ｎ）を変えて）、成膜
して得られた高誘電率膜は、図２に示す比誘電率であっ
た。TiO2量がｎ＝１〜２の間で膜の比誘電率は大きくな
り、TiO2量がｎ＝２（CaO ・2TiO2 ）のときの値が最大
（ε：１１５）となる。TiO2量がｎ＝３を越えると、比
誘電率は急速に低下する。
て（すなわち、仕込みのTiO2量（ｎ）を変えて）、成膜
して得られた高誘電率膜は、図２に示す比誘電率であっ
た。TiO2量がｎ＝１〜２の間で膜の比誘電率は大きくな
り、TiO2量がｎ＝２（CaO ・2TiO2 ）のときの値が最大
（ε：１１５）となる。TiO2量がｎ＝３を越えると、比
誘電率は急速に低下する。
【００１５】本発明に係る薄膜形成方法にしたがって、
CaO ・2TiO2 高誘電率膜を、CaO を完全に一分子分積む
前にTiO2を積むようにして交互積層で成膜する。例え
ば、CaO の積層一回およびTiO2の積層一回で一サイクル
として、サイクル積層回数が５回の場合には、CaO を１
／５分子分そしてTiO2を２／５分子分の堆積（積層）を
繰り返す。このような１／５分子分の積層は堆積時間の
制御で行うことが出来る。CaO 一分子およびTiO2一分子
の堆積時間が、それぞれ１００秒および５０秒であるな
らば、CaO を１／５分子分およびTiO2を２／５分子分積
層するには、それぞれ２０秒および２０秒である。した
がって、一サイクル積層の時間は合計の４０秒である。
CaO ・2TiO2 高誘電率膜を、CaO を完全に一分子分積む
前にTiO2を積むようにして交互積層で成膜する。例え
ば、CaO の積層一回およびTiO2の積層一回で一サイクル
として、サイクル積層回数が５回の場合には、CaO を１
／５分子分そしてTiO2を２／５分子分の堆積（積層）を
繰り返す。このような１／５分子分の積層は堆積時間の
制御で行うことが出来る。CaO 一分子およびTiO2一分子
の堆積時間が、それぞれ１００秒および５０秒であるな
らば、CaO を１／５分子分およびTiO2を２／５分子分積
層するには、それぞれ２０秒および２０秒である。した
がって、一サイクル積層の時間は合計の４０秒である。
【００１６】このような積層方法で、図３に示すよう
に、従来例と同じシリコン基板２１上の白金（Ｐｔ）膜
２２の上に、１／５分子分のCaO と２／５分子分のTiO2
とを繰返し積層し、５サイクル積層で１分子CaO と２分
子TiO2とからなるCaO ・2TiO2が構成でき、所定厚さに
なるまで交互積層を行う。得られたCaO ・2TiO2 高誘電
率膜はその比誘電率がε＝１５５になり、上述した従来
例の場合での値よりも大きくなった。
に、従来例と同じシリコン基板２１上の白金（Ｐｔ）膜
２２の上に、１／５分子分のCaO と２／５分子分のTiO2
とを繰返し積層し、５サイクル積層で１分子CaO と２分
子TiO2とからなるCaO ・2TiO2が構成でき、所定厚さに
なるまで交互積層を行う。得られたCaO ・2TiO2 高誘電
率膜はその比誘電率がε＝１５５になり、上述した従来
例の場合での値よりも大きくなった。
【００１７】さらに、一サイクル積層毎の後に、堆積中
断インターバルを導入すると、上述の１／５分子分のCa
O と２／５分子分のTiO2の繰返し積層して高誘電率膜を
成膜する場合では、図４に示すように、比誘電率が向上
する。この堆積中断インターバルの間に、堆積した構成
分子が、結晶格子の所定位置への移動が促進されて、膜
の平坦性と誘電率との同時に高めることになる。図４か
ら明らかなように、堆積中断インターバル時間が長くな
るほど、比誘電率も大きくなり、一サイクル積層時間
（４０秒）よりも長いことが好ましい。インターバル時
間が８０秒のとき、CaO ・2TiO2 高誘電率膜はその比誘
電率がε＝１８８になり、堆積中断インターバルなしの
場合での値よりも大きくなった。
断インターバルを導入すると、上述の１／５分子分のCa
O と２／５分子分のTiO2の繰返し積層して高誘電率膜を
成膜する場合では、図４に示すように、比誘電率が向上
する。この堆積中断インターバルの間に、堆積した構成
分子が、結晶格子の所定位置への移動が促進されて、膜
の平坦性と誘電率との同時に高めることになる。図４か
ら明らかなように、堆積中断インターバル時間が長くな
るほど、比誘電率も大きくなり、一サイクル積層時間
（４０秒）よりも長いことが好ましい。インターバル時
間が８０秒のとき、CaO ・2TiO2 高誘電率膜はその比誘
電率がε＝１８８になり、堆積中断インターバルなしの
場合での値よりも大きくなった。
【００１８】
【発明の効果】以上説明したように、本発明に係る高誘
電率薄膜の形成方法では、室温で常誘電体であるCaO-nT
iO2 をlayer by layer方式で成膜し、CaO を一分子分堆
積する前にTiO2を堆積するようにして交互積層して、得
られる膜の平坦化および高誘電率化が図れる。さらに、
成膜途中で堆積中断インターバルを設けることによっ
て、もっと誘電率を高めることができる。常誘電体であ
るので、ヒステリシスを有しておらず、膜疲労が小さ
く、経時変化の少ない高誘電率薄膜が得られる。
電率薄膜の形成方法では、室温で常誘電体であるCaO-nT
iO2 をlayer by layer方式で成膜し、CaO を一分子分堆
積する前にTiO2を堆積するようにして交互積層して、得
られる膜の平坦化および高誘電率化が図れる。さらに、
成膜途中で堆積中断インターバルを設けることによっ
て、もっと誘電率を高めることができる。常誘電体であ
るので、ヒステリシスを有しておらず、膜疲労が小さ
く、経時変化の少ない高誘電率薄膜が得られる。
【図１】ＭＯＭＢＥ装置の概略図である。
【図２】従来方法による高誘電率薄膜のTiO2量（ｎ）と
比誘電率との関係を示すグラフである。
比誘電率との関係を示すグラフである。
【図３】本発明に係る成膜方法での高誘電率薄膜の概略
断面図である。
断面図である。
【図４】高誘電率薄膜形成時の堆積中断インターバル時
間と比誘電率との関係を示すグラフである。
間と比誘電率との関係を示すグラフである。
１…成長真空室 ２…サセプタ ３…基板 ４…ガスソース供給器 ５…クヌードセン・セル ６…ＥＣＲ ２１…シリコン基板 ２２…白金（Pt）膜 ４１…Ti(i-OC3H7)4 ４２…容器 ４３…ヒータ ４５…供給管
Claims (5)
- 【請求項１】 電子部品におけるCaO ・nTiO2 の高誘電
率薄膜を成膜する際に、一分子分よりも少ない量のCaO
と所定割合量のTiO2とを交互に積層することを特徴とす
る高誘電率薄膜の形成方法。 - 【請求項２】 前記ｎの値が１〜２の範囲にあることを
特徴とする請求項１記載の形成方法。 - 【請求項３】 前記CaO とTiO2とを交互に積層させる際
に、それぞれの積層時間を、CaO でnX/Pとし、TiO2でnY
/Pとする（ここでＸはCaO 一分子分の堆積時間であり、
ＹはTiO2一分子分の堆積時間であり、Ｐはサイクル積層
回数である）ことを特徴とする請求項１記載の形成方
法。 - 【請求項４】 Ｐ回積層する際に、CaO 積層およびTiO2
積層の一サイクル毎に堆積中断インターバルを設けるこ
とを特徴とする請求項３記載の形成方法。 - 【請求項５】 前記堆積中断インターバルの時間を、一
サイクル積層の積層時間（X/P ＋nY/P）より長い時間と
することを特徴とする請求項４記載の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261808A JPH06112431A (ja) | 1992-09-30 | 1992-09-30 | 高誘電率薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261808A JPH06112431A (ja) | 1992-09-30 | 1992-09-30 | 高誘電率薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112431A true JPH06112431A (ja) | 1994-04-22 |
Family
ID=17367005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261808A Withdrawn JPH06112431A (ja) | 1992-09-30 | 1992-09-30 | 高誘電率薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112431A (ja) |
-
1992
- 1992-09-30 JP JP4261808A patent/JPH06112431A/ja not_active Withdrawn
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