JPH06103117A

JPH06103117A - タイマ付きアラーム検出回路

Info

Publication number: JPH06103117A
Application number: JP4249752A
Authority: JP
Inventors: Koichi Iwata; 耕一岩田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1994-04-15
Anticipated expiration: 2018-01-20
Also published as: JP3368506B2

Abstract

(57)【要約】【目的】タイマ付きアラーム検出回路に関し、立ち上
がりと立ち下がりのエッジ検出と時間検出を共通化にし
た回路を提供することを目的とする。【構成】入力されるデータの立ち上がりと立ち下がり
のエッジを検出するエッジ検出部と、該データのエッジ
からの時間をカウントするタイマ部と、該タイマ部１の
出力の‘１’を前記データで選択する第１選択部と、前
記タイマ部の出力の‘０’を前記データにより選択する
第２選択部と、前記第１選択部および第２選択部におい
て選択された信号をラッチするラッチ部を設けるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイマ付きアラーム検
出回路に関するものである。近年、伝送システムの発達
に伴い、タイマ付きアラーム検出回路の小型化と小規模
化が要求されてきている。

【０００２】このため、カウンタを２個使用したタイマ
付きアラーム検出回路が提供されているが、カウンタを
２個使用しているために回路規模が大きくなり、回路規
模の縮小を図る必要がある。

【０００３】

【従来の技術】先ず、図４をもちいてタイマ付きアラー
ム検出回路の動作の概要を説明する。図４はタイマ付き
アラーム検出・解除状態のタイミングを示す図である。

【０００４】図４に示すように、タイマ付きアラーム検
出回路は、入力するデータ(b) の立ち上がりエッジをク
ロック(a) で叩き、データ(b) の当該立ち上がりエッジ
からＴ時間の間‘Ｈ’が続いたときのみのタイミング
において、(c) に示すようにアラーム検出を行う。

【０００５】また、データ(b) の立ち下がりエッジか
らＴ時間の間‘Ｌ’が続いたときのみのタイミングに
おいてのみ、(c) に示すようにアラーム解除を行う。以
下において、図５と図６を用いて、当該タイマ付きアラ
ーム検出回路の詳細を説明する。

【０００６】図５は従来の一実施例回路の構成を示す図
であり、図６は従来の一実施例回路のタイミングを示す
図である。図５において、11は立ち上がり検出部、12は
立ち下がり検出部である。なお、13は所定の初期値（例
えばＤ値）から16進カウントを開始するカウンタ13a を
備えた第１タイマである。14は所定の初期値（例えばＤ
値）から16進カウントを開始するカウンタ14a を備えた
第２タイマである。

【０００７】また、15は第１選択部、16は第２選択部、
そして、17はラッチ部である。図６において、(a) は入
力されるクロック、(b) は入力されるデータである。な
お、(c) は立ち上がり検出部11の検出結果の信号、(d)
はカウンタ13a の内部カウント値、(e) はカウンタ13a
が出力するキャリーアウト信号(CO)である。

【０００８】また、(f) は立ち下がり検出部12の検出結
果の信号、(g) はカウンタ14a の内部カウント値、(h)
はカウンタ14a が出力するキャリーアウト信号(CO)であ
る。さらに、(i) は第１選択部15が出力する信号、(j)
は第２選択部16が出力する信号、(k) はＪＫフリップフ
ロップ（ＪＫＦＦ）17a を備えるラッチ部17が出力する
アラーム検出信号である。

【０００９】従来の回路は図５と図６に示すように、立
ち上がり検出部11と立ち下がり検出部12において、クロ
ック(a) にてデータ(b) の立ち上がりと立ち下がりを叩
き、データ(b) のエッジの検出を行って出力される１ク
ロック遅れの(c) と(f) の信号をつくる。

【００１０】そして、この信号(c) と(f) は第１タイマ
13と第２タイマ14を形成するカウンタ13a とカウンタ14
a のロードＬに入力し、信号(c) または信号(f) が加わ
るたびにカウンタ13a とカウンタ14a の初期値を値Ｄに
設定し、１６を数えてカウント値が値Ｆまでカウントが
進んだらキャリーアウト信号(e),(h) を出力する。

【００１１】さらに、データ(b) を第１選択部15および
第２選択部16に加え、データ(b) が‘０’のとき第１選
択部15は信号(e) を、また第２選択部16は信号(h) を出
力するように選択することにより、信号(i),(j) が得ら
れる。

【００１２】この信号(i),(j) はＪＫＦＦ17a からなる
ラッチ部17に入力して、信号(i) の‘Ｈ’かつ信号(j)
の‘Ｌ’で信号(k) を‘Ｈ’にしたアラーム検出信号
（ｋ）をつくる。

【００１３】また、信号(j) の‘Ｈ’かつ信号(i) の
‘Ｌ’で信号(k) を‘Ｌ’にしてアラーム解除を行うよ
うにしてアラーム検出信号(k) をつくっている。

【００１４】

【発明が解決しようとする課題】従って、従来例のタイ
マ付きアラーム検出回路においては、２つのエッジ検出
部と２つのタイマが、それぞれ独立した処理を行う回路
構成であったため、回路規模が大きくなるという課題が
ある。

【００１５】本発明は、立ち上がりと立ち下がりのエッ
ジ検出と時間検出を共通化にした回路を提供することを
目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、入力されるデータの立ち上がりと立ち下がりのエッ
ジを検出するエッジ検出部と、該データのエッジからの
時間をカウントするタイマ部と、該タイマ部の出力の
‘１’を前記データで選択する第１選択部と、前記タイ
マ部の出力の‘０’を前記データにより選択する第２選
択部と、前記第１選択部および第２選択部において選択
された信号をラッチするラッチ部とを設けるように構成
する。

【００１７】

【作用】本発明は、入力されるデータの立ち上がりエッ
ジ検出と立ち下がりエッジ検出をエッジ検出部において
行うことによりエッジ検出の回路を共通化し、タイマ部
のみで該エッジ検出部の出力をカウントするようにして
いる。

【００１８】従って、立ち上がりと立ち下がりのエッジ
検出と２つの時間検出の回路を共通化でき、当該回路規
模の小型化が可能になる。

【００１９】

【実施例】以下、図２と図３により本発明の実施例を説
明する。図２は本発明の一実施例回路の構成を示す図で
あり、図３は本発明の一実施例回路のタイミングを示す
図である。

【００２０】図２において、１はエッジ検出部であり、
該エッジ検出部１はフリップフロップ（ＦＦ）1a,1b と
ＡＮＤゲート1c,1d およびＯＲゲート1eを備える。な
お、２は所定の初期値（例えばＤ値）から16進カウント
を開始するカウンタ2aを備えたタイマである。

【００２１】また、３は第１選択部であり、４は第２選
択部であり、５はラッチ部である。図３において、(a)
は入力されるクロック、(b) は入力されるデータであ
る。なお、(c) はエッジ検出部１の検出結果の信号、
(d) はカウンタ2aの内部カウント値、(e) はカウンタ2a
が出力するキャリーアウト信号(CO)である。

【００２２】また、(f) は第１選択部３が出力する信
号、(g) は第２選択部４が出力する信号、(h) はＪＫＦ
Ｆであるラッチ部５が出力するアラーム検出である。図
２と図３に示すように、クロック(a) は入力されるデー
タ(b) の立ち上がりと立ち下がりのタイミングを叩き、
データ(b) のエッジ検出を行うことにより信号(c) をつ
くる。

【００２３】即ち、ＡＮＤゲート1cには、データ(b) よ
り１クロック遅れのＦＦ1aの出力と該ＦＦ1aの出力より
さらに１クロック遅れのＦＦ1bの極性反転出力が加わ
り、ＡＮＤゲート1cで論理積が求められてデータ(b) よ
り１クロック遅れの立ち上がり検出結果を含む信号
(c) をＯＲゲート1eに加える。

【００２４】同様に、ＡＮＤゲート1dはデータ(b) の立
ち下がり検出結果を含む信号(c)をＯＲゲート1eに加
える。ＯＲゲート1eは、この信号(c) をタイマ２を形成
するカウンタ2aに加え、該カウンタ2aの初期値をＤ値に
ロード（Ｌ）してカウントアップを行う。

【００２５】そして、カウンタ2aのカウント値が値Ｆに
なった時にキャリーアウト信号(e)を出力する。このキ
ャリーアウト信号(e) を第１選択部３と第２選択部４に
加えて、データ(b) で選択することにより信号(f),(g)
をつくる。

【００２６】さらに、この信号(f),(g) をラッチ部５を
形成するＪＫＦＦのＪ入力およびＫ入力として加えてク
ロック(a) で叩いて、図３(h) に示すアラーム検出とア
ラーム解除の信号(h) をつくる。

【００２７】

【発明の効果】以上の説明から明らかなように本発明に
よれば、タイマ付きアラーム検出回路を形成する２つの
エッジ検出部と２つの時間検出の回路を共通化でき、当
該回路規模の小型化が可能になるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理構成の回路を示す図

【図２】本発明の一実施例回路の構成を示す図

【図３】本発明の一実施例回路のタイミングを示す図

【図４】タイマ付きアラーム検出・解除状態のタイミ
ングを示す図

【図５】従来の一実施例回路の構成を示す図

【図６】従来の一実施例回路のタイミングを示す図

【符号の説明】

１はエッジ検出部２はタイマ部３は第１選択部４は第２選択部５はラッチ部

Claims

【特許請求の範囲】

【請求項１】入力されるデータの立ち上がりと立ち下
がりのエッジを検出するエッジ検出部(1) と、該データのエッジからの時間をカウントするタイマ部
(2) と、該タイマ部(2) の出力の‘１’を前記データで選択する
第１選択部(3) と、前記タイマ部(2) の出力の‘０’を前記データにより選
択する第２選択部(4)と、前記第１選択部(3) および第２選択部(4) において選択
された信号をラッチするラッチ部(5) とを設けたことを
特徴とするタイマ付きアラーム検出回路。