JPH06102316A - スキャンパスフリップフロップ - Google Patents
スキャンパスフリップフロップInfo
- Publication number
- JPH06102316A JPH06102316A JP4250874A JP25087492A JPH06102316A JP H06102316 A JPH06102316 A JP H06102316A JP 4250874 A JP4250874 A JP 4250874A JP 25087492 A JP25087492 A JP 25087492A JP H06102316 A JPH06102316 A JP H06102316A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- clock
- flop
- data
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】シングルエッジ動作で動作するフリップフロッ
プ（Ｆ／Ｆ）に対して、Ｆ／Ｆ内部のラッチの入力から
スキャン出力用端子を引き出し、スキャン動作時に、回
路の誤動作を防ぐこと。 【構成】シングルエッジ動作のＦ／Ｆを通常動作時には
そのデータ出力端子１０５から出力させるとともに、Ｆ
／Ｆ内部のラッチ１０４のデータ入力からスキャン出力
用端子１０６を引き出している。これにより通常動作時
にはシングルエッジＦ／Ｆとして動作し、スキャン動作
時にはマスタースレーブ動作として動作するため、スキ
ャン時のタイミングマージン不足による回路の誤動作を
防ぐ。
プ（Ｆ／Ｆ）に対して、Ｆ／Ｆ内部のラッチの入力から
スキャン出力用端子を引き出し、スキャン動作時に、回
路の誤動作を防ぐこと。 【構成】シングルエッジ動作のＦ／Ｆを通常動作時には
そのデータ出力端子１０５から出力させるとともに、Ｆ
／Ｆ内部のラッチ１０４のデータ入力からスキャン出力
用端子１０６を引き出している。これにより通常動作時
にはシングルエッジＦ／Ｆとして動作し、スキャン動作
時にはマスタースレーブ動作として動作するため、スキ
ャン時のタイミングマージン不足による回路の誤動作を
防ぐ。
Description
【０００１】
【産業上の利用分野】本発明はスキャンパス・フリップ
フロップに関し、特に論理回路のテスト容易化手法にお
いて特にスキャンパスによるテスト容易化設計における
論理回路のスキャンパス用のフリップフロップ（Ｆ／
Ｆ）に関する。
フロップに関し、特に論理回路のテスト容易化手法にお
いて特にスキャンパスによるテスト容易化設計における
論理回路のスキャンパス用のフリップフロップ（Ｆ／
Ｆ）に関する。
【０００２】
【従来の技術】従来、この種の論理回路で用いた、スキ
ャンパス用のＦ／Ｆは、通常動作時においてシングルエ
ッジ動作を行う場合では、スキャンのシフト動作時にお
いてもシングルエッジ動作を行っていた。またスキャン
動作時にマスタ・スレーブ動作をするようなスキャンＦ
／Ｆは、通常動作時においても、マスタ・スレーブ動作
していた。この動作を図３の例をもとに説明する。
ャンパス用のＦ／Ｆは、通常動作時においてシングルエ
ッジ動作を行う場合では、スキャンのシフト動作時にお
いてもシングルエッジ動作を行っていた。またスキャン
動作時にマスタ・スレーブ動作をするようなスキャンＦ
／Ｆは、通常動作時においても、マスタ・スレーブ動作
していた。この動作を図３の例をもとに説明する。
【０００３】図３はスキャンパスを用いて構成されたス
キャンパスフリップフロップを示す論理回路図である。
図３において、外部入力端子２０１，２０２と、スキャ
ン入力端子２０３と、スキャンモードコントロール端子
２０５と、スキャンクロック端子２０４と、組み合わせ
回路２０６〜２０８と、端子２０３〜２０５のスキャン
データと組み合わせ回路２０６〜２０８の出力とのデー
タセレクタ２０９〜２１２と、スキャンＦ／Ｆ２１３〜
２１６と、ノーマルクロックとスキャンクロックとのク
ロックセレクタ２１７〜２２０と、スキャンアウト端子
２２１と、外部出力端子２２２，２２３とがある。
キャンパスフリップフロップを示す論理回路図である。
図３において、外部入力端子２０１，２０２と、スキャ
ン入力端子２０３と、スキャンモードコントロール端子
２０５と、スキャンクロック端子２０４と、組み合わせ
回路２０６〜２０８と、端子２０３〜２０５のスキャン
データと組み合わせ回路２０６〜２０８の出力とのデー
タセレクタ２０９〜２１２と、スキャンＦ／Ｆ２１３〜
２１６と、ノーマルクロックとスキャンクロックとのク
ロックセレクタ２１７〜２２０と、スキャンアウト端子
２２１と、外部出力端子２２２，２２３とがある。
【０００４】この従来の回路において、通常モードすな
わちスキャン動作を行わない場合には、スキャンモード
コントロールの値をＯＦＦにして、データのセレクタで
は、通常回路の値が伝搬し、クロックは、通常クロック
が選択される。
わちスキャン動作を行わない場合には、スキャンモード
コントロールの値をＯＦＦにして、データのセレクタで
は、通常回路の値が伝搬し、クロックは、通常クロック
が選択される。
【０００５】クロックが動作するスキャン動作の場合に
は、まずスキャンモードコントロール端子をＯＮにし、
クロックのセレクタは、スキャンクロックが選択され、
データのセレクタでは、スキャン入力が選択される。次
にスキャンＦ／Ｆ２１３，２１４，２１５，２１６に値
を設定するためにスキャン入力端子２０３の信号からは
Ｆ／Ｆに値を設定されるべき値の系列を、スキャンクロ
ックのシフト動作によって各スキャンＦ／Ｆに値を設定
する。次に、モードをノーマル動作に切り替えクロック
を与える。このとき、各Ｆ／Ｆに保持されていた値が組
み合わせ回路２０６〜２０８を伝搬し、次段のＦ／Ｆも
しくは外部出力端子に伝搬する。
は、まずスキャンモードコントロール端子をＯＮにし、
クロックのセレクタは、スキャンクロックが選択され、
データのセレクタでは、スキャン入力が選択される。次
にスキャンＦ／Ｆ２１３，２１４，２１５，２１６に値
を設定するためにスキャン入力端子２０３の信号からは
Ｆ／Ｆに値を設定されるべき値の系列を、スキャンクロ
ックのシフト動作によって各スキャンＦ／Ｆに値を設定
する。次に、モードをノーマル動作に切り替えクロック
を与える。このとき、各Ｆ／Ｆに保持されていた値が組
み合わせ回路２０６〜２０８を伝搬し、次段のＦ／Ｆも
しくは外部出力端子に伝搬する。
【０００６】最後にＦ／Ｆに伝搬された値を取り出すた
めに、再びスキャンモードを切り替えスキャンクロック
を動作させ、順次Ｆ／Ｆの値をスキャンアウト端子２２
１から取り出す。この一連の動作を行わせる場合、Ｆ／
Ｆ２１３〜２１６がエッジトリガタイプのＦ／Ｆであれ
ば、通常動作の場合もスキャンシフト動作の場合もエッ
ジトリガタイプのＦ／Ｆとして動作していた。
めに、再びスキャンモードを切り替えスキャンクロック
を動作させ、順次Ｆ／Ｆの値をスキャンアウト端子２２
１から取り出す。この一連の動作を行わせる場合、Ｆ／
Ｆ２１３〜２１６がエッジトリガタイプのＦ／Ｆであれ
ば、通常動作の場合もスキャンシフト動作の場合もエッ
ジトリガタイプのＦ／Ｆとして動作していた。
【０００７】
【発明が解決しようとする課題】この従来のスキャンパ
ス方式では、Ｆ／Ｆ動作が通常動作モードの場合もスキ
ャン動作モードの場合もシングエッジ動作であるため、
スキャンモード時のスキャンシフト動作時においては、
各Ｆ／Ｆのクロックの変化は必ずスキャンデータが変化
する前に変化する必要がある。
ス方式では、Ｆ／Ｆ動作が通常動作モードの場合もスキ
ャン動作モードの場合もシングエッジ動作であるため、
スキャンモード時のスキャンシフト動作時においては、
各Ｆ／Ｆのクロックの変化は必ずスキャンデータが変化
する前に変化する必要がある。
【０００８】クロックが変化する前にデータが変化した
場合には、データの変化後の値がスキャンパスを伝搬
し、本来次段のＦ／Ｆで保持されるべき値が次段のＦ／
Ｆを通過し、さらにその次のＦ／Ｆまで伝搬することに
なる。このため回路内のＦ／Ｆに対して保持すべきＦ／
Ｆの値が設定できなくなる。
場合には、データの変化後の値がスキャンパスを伝搬
し、本来次段のＦ／Ｆで保持されるべき値が次段のＦ／
Ｆを通過し、さらにその次のＦ／Ｆまで伝搬することに
なる。このため回路内のＦ／Ｆに対して保持すべきＦ／
Ｆの値が設定できなくなる。
【０００９】従来のシングルエッジトリガタイプのＦ／
Ｆでのスキャンパス方式においては、クロックの変化
と、同時にＦ／Ｆのデータが変化し次段のＦ／Ｆのデー
タが変化する時間差は、Ｆ／Ｆを接続しているスキャン
経路の信号伝搬遅延時間と、前段クロックの変化時刻と
次段のクロックの変化時刻の差である。すなわちクロッ
クの配線経路の遅延時間が回路の実配線容量等の影響に
よって、スキャンクロック入力の変化に対して各Ｆ／Ｆ
のクロックの変化が遅れ、Ｆ／Ｆの変化時刻にばらつき
が生じ、各Ｆ／Ｆでのクロックの変化時刻に差が生じ
る。
Ｆでのスキャンパス方式においては、クロックの変化
と、同時にＦ／Ｆのデータが変化し次段のＦ／Ｆのデー
タが変化する時間差は、Ｆ／Ｆを接続しているスキャン
経路の信号伝搬遅延時間と、前段クロックの変化時刻と
次段のクロックの変化時刻の差である。すなわちクロッ
クの配線経路の遅延時間が回路の実配線容量等の影響に
よって、スキャンクロック入力の変化に対して各Ｆ／Ｆ
のクロックの変化が遅れ、Ｆ／Ｆの変化時刻にばらつき
が生じ、各Ｆ／Ｆでのクロックの変化時刻に差が生じ
る。
【００１０】この差が、Ｆ／Ｆ間のスキャン経路の遅延
時間より大きくなった場合、クロックの変化時刻がデー
タの変化時刻より遅れ、正確にシフト動作中のＦ／Ｆの
値が設定できない場合が生じるという問題点があった。
このため、各Ｆ／Ｆのクロックの変化時刻に差がなくな
るように回路設計、レイアウト設計において留意しなけ
ればならないという問題点があった。
時間より大きくなった場合、クロックの変化時刻がデー
タの変化時刻より遅れ、正確にシフト動作中のＦ／Ｆの
値が設定できない場合が生じるという問題点があった。
このため、各Ｆ／Ｆのクロックの変化時刻に差がなくな
るように回路設計、レイアウト設計において留意しなけ
ればならないという問題点があった。
【００１１】また各Ｆ／Ｆをマスタスレーブ型のＦ／Ｆ
で構成した場合、各Ｆ／Ｆでは、データの保持をする場
合のクロックの変化とデータを出力する場合のクロック
の変化時刻が異なるため、クロックの周波数を回路内部
の各クロックの変化時刻に対して十分大きくとれば、Ｆ
／Ｆでのデータは保持される。この場合、通常回路のＦ
／Ｆもマスタスレーブで動作するため、通常回路がシン
グルエッジ動作のＦ／Ｆで動作されるように設計された
回路では、スキャン回路に変換する事が困難という問題
点があった。
で構成した場合、各Ｆ／Ｆでは、データの保持をする場
合のクロックの変化とデータを出力する場合のクロック
の変化時刻が異なるため、クロックの周波数を回路内部
の各クロックの変化時刻に対して十分大きくとれば、Ｆ
／Ｆでのデータは保持される。この場合、通常回路のＦ
／Ｆもマスタスレーブで動作するため、通常回路がシン
グルエッジ動作のＦ／Ｆで動作されるように設計された
回路では、スキャン回路に変換する事が困難という問題
点があった。
【００１２】本発明の目的は、前記問題点が解決され、
正確にシフト動作中のＦ／Ｆの値が設定できるようにし
たスキャンパスフリップフロップを提供することにあ
る。
正確にシフト動作中のＦ／Ｆの値が設定できるようにし
たスキャンパスフリップフロップを提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明の構成は、スキャ
ン・フリップフロップ・ブロックを備えたスキャンパス
フリップフロップにおいて、シングルエッジ動作のフリ
ップフロップを、通常動作を行うフリップフロップとし
て使用し、このブロックの出力を前記スキャン・フリッ
プフロップ・ブロックのデータ出力端子から出力すると
ともに、前記スキャン・フリップフロップ・ブロック内
のラッチのデータ入力に接続し、前記ラッチの出力をス
キャン出力専用端子とすることを特徴とする。
ン・フリップフロップ・ブロックを備えたスキャンパス
フリップフロップにおいて、シングルエッジ動作のフリ
ップフロップを、通常動作を行うフリップフロップとし
て使用し、このブロックの出力を前記スキャン・フリッ
プフロップ・ブロックのデータ出力端子から出力すると
ともに、前記スキャン・フリップフロップ・ブロック内
のラッチのデータ入力に接続し、前記ラッチの出力をス
キャン出力専用端子とすることを特徴とする。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のスキャンパスＦ／Ｆのブ
ロック図である。
る。図１は本発明の一実施例のスキャンパスＦ／Ｆのブ
ロック図である。
【００１５】図１において、本実施例は、クロック入力
端子１０１と、データ入力端子１０２と、シングルエッ
ジトリガのＦ／Ｆ１０３と、レベルラッチ１０４と、デ
ータ出力端子１０５と、スキャン出力端子１０６とを備
えている。このＦ／Ｆ１０３はアクティブエッジがライ
ズの場合、レベルラッチ１０４は、フォールでＯＮとな
る。この回路に対して、クロック波形１０７と、データ
１０８を入力した場合、データ出力の波形１０９，スキ
ャン出力の波形１１０が得られる。
端子１０１と、データ入力端子１０２と、シングルエッ
ジトリガのＦ／Ｆ１０３と、レベルラッチ１０４と、デ
ータ出力端子１０５と、スキャン出力端子１０６とを備
えている。このＦ／Ｆ１０３はアクティブエッジがライ
ズの場合、レベルラッチ１０４は、フォールでＯＮとな
る。この回路に対して、クロック波形１０７と、データ
１０８を入力した場合、データ出力の波形１０９，スキ
ャン出力の波形１１０が得られる。
【００１６】最初のクロックの立ち上がりにおいて、デ
ータがＦ／Ｆ１０３に保持される。この時、データ出力
はＦ／Ｆ内部に保持されていた値が出力される。ただし
スキャン出力は、ラッチ１０４がＯＦＦであるため、Ｆ
／Ｆ１０３内部の値が伝搬せず、ラッチ１０４自身が保
持していた値が出力される。
ータがＦ／Ｆ１０３に保持される。この時、データ出力
はＦ／Ｆ内部に保持されていた値が出力される。ただし
スキャン出力は、ラッチ１０４がＯＦＦであるため、Ｆ
／Ｆ１０３内部の値が伝搬せず、ラッチ１０４自身が保
持していた値が出力される。
【００１７】次にクロック波形がたち下がった場合、ラ
ッチ１０４がＯＮになり、Ｆ／Ｆ内部の値が伝搬する。
このためスキャン出力の値は、クロックの変化に比べ、
クロックの立ち上がりとたち下りの時間の差の間遅れて
次段のＦ／Ｆに伝搬する。すなわちこのＦ／Ｆ１０３は
通常動作時にはシングルエッジトリガタイプのＦ／Ｆと
して動作し、スキャン動作時には、マスタスレーブ動作
として動作する。
ッチ１０４がＯＮになり、Ｆ／Ｆ内部の値が伝搬する。
このためスキャン出力の値は、クロックの変化に比べ、
クロックの立ち上がりとたち下りの時間の差の間遅れて
次段のＦ／Ｆに伝搬する。すなわちこのＦ／Ｆ１０３は
通常動作時にはシングルエッジトリガタイプのＦ／Ｆと
して動作し、スキャン動作時には、マスタスレーブ動作
として動作する。
【００１８】このため、スキャンシフト動作中ではクロ
ックの立ち上がりとたち下がりの差を十分に保持すれ
ば、クロックの変化とデータの変化との時間差は十分に
保たれる。またデータ出力端子１０５は、スキャンを用
いないＦ／Ｆと比べ、ラッチ１０４へのファンアウト増
加分の配線遅延が増加する程度に遅延が増加するにとど
まっており、通常Ｆ／Ｆと比べ遅延差はほとんど生じな
い。
ックの立ち上がりとたち下がりの差を十分に保持すれ
ば、クロックの変化とデータの変化との時間差は十分に
保たれる。またデータ出力端子１０５は、スキャンを用
いないＦ／Ｆと比べ、ラッチ１０４へのファンアウト増
加分の配線遅延が増加する程度に遅延が増加するにとど
まっており、通常Ｆ／Ｆと比べ遅延差はほとんど生じな
い。
【００１９】図４は図１の本発明の一実施例のＦ／Ｆを
用いたスキャン回路の構成例を示すブロック図である。
図４において、本スキャン回路は、外部入力端子３０
１，３０２と、スキャン入力端子３０３と、スキャンモ
ードコントロール端子３０５と、スキャンクロック端子
３０４と、組み合わせ回路３０６〜３０８と、スキャン
データと組み合わせ回路のセレクタ３０９〜３１２と、
スキャンＦ／Ｆ３１３〜３１６と、ノーマルクロックと
スキャンクロックとのセレクタ３１７〜３２０と、スキ
ャンアウト端子３２１と、外部出力端子３２２，３２３
とを備えている。
用いたスキャン回路の構成例を示すブロック図である。
図４において、本スキャン回路は、外部入力端子３０
１，３０２と、スキャン入力端子３０３と、スキャンモ
ードコントロール端子３０５と、スキャンクロック端子
３０４と、組み合わせ回路３０６〜３０８と、スキャン
データと組み合わせ回路のセレクタ３０９〜３１２と、
スキャンＦ／Ｆ３１３〜３１６と、ノーマルクロックと
スキャンクロックとのセレクタ３１７〜３２０と、スキ
ャンアウト端子３２１と、外部出力端子３２２，３２３
とを備えている。
【００２０】この回路においては、通常モードすなわち
スキャン動作を行わない場合には、スキャンモードコン
トロール端子３０５の値をＯＦＦにして、データのセレ
クタでは、通常回路の値が伝搬し、クロックは、通常ク
ロックが選択される。クロックが動作するスキャン動作
の場合には、まずスキャンモードコントロール端子３０
５をＯＮにし、クロックのセレクタは、スキャンクロッ
クが選択され、データのセレクタでは、スキャン入力が
選択される。次にスキャンＦ／Ｆ３１３〜３１６に値を
設定するために、スキャン入力からはＦ／Ｆに値を設定
されるべき値の系列を、スキャンクロックのシフト動作
によって各スキャンＦ／Ｆ３１３〜３１６に値を設定す
る。モードをノーマル動作に切り替えクロックを与え
る。このとき、各Ｆ／Ｆに保持されていた値が組み合わ
せ回路３０６〜３０８を伝搬し、次段のＦ／Ｆもしくは
外部出力端子３２２，３２３に伝搬する。
スキャン動作を行わない場合には、スキャンモードコン
トロール端子３０５の値をＯＦＦにして、データのセレ
クタでは、通常回路の値が伝搬し、クロックは、通常ク
ロックが選択される。クロックが動作するスキャン動作
の場合には、まずスキャンモードコントロール端子３０
５をＯＮにし、クロックのセレクタは、スキャンクロッ
クが選択され、データのセレクタでは、スキャン入力が
選択される。次にスキャンＦ／Ｆ３１３〜３１６に値を
設定するために、スキャン入力からはＦ／Ｆに値を設定
されるべき値の系列を、スキャンクロックのシフト動作
によって各スキャンＦ／Ｆ３１３〜３１６に値を設定す
る。モードをノーマル動作に切り替えクロックを与え
る。このとき、各Ｆ／Ｆに保持されていた値が組み合わ
せ回路３０６〜３０８を伝搬し、次段のＦ／Ｆもしくは
外部出力端子３２２，３２３に伝搬する。
【００２１】最後にＦ／Ｆに伝搬された値を取り出すた
めに、再びスキャンモードを切り替え、スキャンクロッ
クを動作させ、順次Ｆ／Ｆの値をスキャンアウト端子か
ら取り出す。この一連の動作を行なせる場合、Ｆ／Ｆ３
１３〜３１６がエッジトリガタイプのＦ／Ｆであれば、
通常動作の場合もエッジトリガタイプのＦ／Ｆとして動
作する。
めに、再びスキャンモードを切り替え、スキャンクロッ
クを動作させ、順次Ｆ／Ｆの値をスキャンアウト端子か
ら取り出す。この一連の動作を行なせる場合、Ｆ／Ｆ３
１３〜３１６がエッジトリガタイプのＦ／Ｆであれば、
通常動作の場合もエッジトリガタイプのＦ／Ｆとして動
作する。
【００２２】
【発明の効果】以上説明したように、本発明は、シング
ルエッジ動作のＦ／Ｆにおいて、スキャン出力専用端子
と、スキャンシフト用のラッチとを備え、通常動作時に
はシングルエッジ動作を行い、スキャンシフト動作時に
マスタ・スレーブ動作を行い、通常動作時のＦ／Ｆの動
作の場合に、スキャン機能を備えていないＦ／Ｆと比
べ、ブロックの遅延がブロック内部の配線遅延分の差以
内に抑えているという効果を有する。
ルエッジ動作のＦ／Ｆにおいて、スキャン出力専用端子
と、スキャンシフト用のラッチとを備え、通常動作時に
はシングルエッジ動作を行い、スキャンシフト動作時に
マスタ・スレーブ動作を行い、通常動作時のＦ／Ｆの動
作の場合に、スキャン機能を備えていないＦ／Ｆと比
べ、ブロックの遅延がブロック内部の配線遅延分の差以
内に抑えているという効果を有する。
【図１】本発明の一実施例のスキャンＦ／Ｆの構成を示
すブロック図である。
すブロック図である。
【図２】図の各部の動作を示すタイミング図である。
【図３】従来のスキャンＦ／Ｆを示すブロック図であ
る。
る。
【図４】図１のＦ／Ｆを用いたスキャン回路構成を示す
ブロック図である。
ブロック図である。
１０１ クロック入力端子 １０２ データ入力端子 １０３ エッジトリガフリップフロップ １０４ レベルラッチ １０５ データ出力端子 １０６ スキャン出力端子 １０７ クロック入力波形 １０８ データ入力波形 １０９ データ出力波形 １１０ スキャン出力波形 ２０１，２０２，３０１，３０２ 外部入力端子 ２０３，３０３ スキャン入力端子（ブロックライブ
ラリ） ２０４，３０４ スキャンクロック端子 ２０５，３０５ スキャンモードコントロール端子 ２０６，２０７，２０８，３０６〜３０８ 組み合わ
せ回路 ２０９，２１０，２１１，２１２，３０９〜３１２
データセレクタ ２１３〜２１６，３１３〜３１６ スキャンＦ／Ｆ ２１７〜２２０，３１７〜３２０ クロックセレクタ ２２１，３２１ スキャン出力端子 ２２２，２２３，３２２，３２３ 外部出力端子
ラリ） ２０４，３０４ スキャンクロック端子 ２０５，３０５ スキャンモードコントロール端子 ２０６，２０７，２０８，３０６〜３０８ 組み合わ
せ回路 ２０９，２１０，２１１，２１２，３０９〜３１２
データセレクタ ２１３〜２１６，３１３〜３１６ スキャンＦ／Ｆ ２１７〜２２０，３１７〜３２０ クロックセレクタ ２２１，３２１ スキャン出力端子 ２２２，２２３，３２２，３２３ 外部出力端子
Claims (1)
- 【請求項１】 スキャン・フリップフロップ・ブロック
を備えたスキャンパスフリップフロップにおいて、シン
グルエッジ動作のフリップフロップを、通常動作を行う
フリップフロップとして使用し、このブロックの出力を
前記スキャン・フリップフロップ・ブロックのデータ出
力端子から出力するとともに、前記スキャン・フリップ
フロップ・ブロック内のラッチのデータ入力に接続し、
前記ラッチの出力をスキャン出力専用端子とすることを
特徴とするスキャンパスフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250874A JPH06102316A (ja) | 1992-09-21 | 1992-09-21 | スキャンパスフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250874A JPH06102316A (ja) | 1992-09-21 | 1992-09-21 | スキャンパスフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06102316A true JPH06102316A (ja) | 1994-04-15 |
Family
ID=17214300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250874A Pending JPH06102316A (ja) | 1992-09-21 | 1992-09-21 | スキャンパスフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06102316A (ja) |
-
1992
- 1992-09-21 JP JP4250874A patent/JPH06102316A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |