JPH0594381A - 冗長回路システム - Google Patents
冗長回路システムInfo
- Publication number
- JPH0594381A JPH0594381A JP3280388A JP28038891A JPH0594381A JP H0594381 A JPH0594381 A JP H0594381A JP 3280388 A JP3280388 A JP 3280388A JP 28038891 A JP28038891 A JP 28038891A JP H0594381 A JPH0594381 A JP H0594381A
- Authority
- JP
- Japan
- Prior art keywords
- memory means
- memory
- memory device
- redundant circuit
- redundant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 中央処理装置、入出力装置、メモリ装置等か
らなるデータ処理システムにおいて、メモリ等の主要な
電子部品類の冗長化をすることにより、当該主要な電子
部品類の一部に故障が生じてもシステム全体のストップ
を確実に防止できる冗長回路システムを提供すること。 【構成】 中央処理装置（２）、入出力装置（３）、複
数個のメモリ手段（１１，１２，１３）を備えたメモリ
装置（１０）、および、多数決回路（５）を含んでなる
冗長回路システムであって、前記メモリ装置に備えられ
た複数個のメモリ手段は個別に交換可能であり、前記多
数決回路は前記複数個のメモリ手段の個別の動作状態に
応答して、交換すべきものを指示できるように構成され
ているもの。
らなるデータ処理システムにおいて、メモリ等の主要な
電子部品類の冗長化をすることにより、当該主要な電子
部品類の一部に故障が生じてもシステム全体のストップ
を確実に防止できる冗長回路システムを提供すること。 【構成】 中央処理装置（２）、入出力装置（３）、複
数個のメモリ手段（１１，１２，１３）を備えたメモリ
装置（１０）、および、多数決回路（５）を含んでなる
冗長回路システムであって、前記メモリ装置に備えられ
た複数個のメモリ手段は個別に交換可能であり、前記多
数決回路は前記複数個のメモリ手段の個別の動作状態に
応答して、交換すべきものを指示できるように構成され
ているもの。
Description
【０００１】
【産業上の利用分野】この発明は冗長回路システムに関
するものであり、特に、メモリ等の主要な電子部品類の
冗長化をすることにより、当該主要な電子部品類の一部
に故障が生じてもシステム全体のストップ（システムダ
ウン）を確実に防止できるようにされた冗長回路システ
ムに関するものであって、例えば、金融機関におけるキ
ャッシュディスペンサや診療機関における医療用システ
ムのような高い信頼度が要求されるものにおいて特に有
用なものである。
するものであり、特に、メモリ等の主要な電子部品類の
冗長化をすることにより、当該主要な電子部品類の一部
に故障が生じてもシステム全体のストップ（システムダ
ウン）を確実に防止できるようにされた冗長回路システ
ムに関するものであって、例えば、金融機関におけるキ
ャッシュディスペンサや診療機関における医療用システ
ムのような高い信頼度が要求されるものにおいて特に有
用なものである。
【０００２】
【従来の技術】図５は、従来のデータ処理システムの概
略構成の例示図である。この図５において、１はメモリ
装置であって、例えば適当なＩＣメモリ素子をもって構
成することができる。２は中央処理装置であって、マイ
クロコンピュータ等の主要部をなすものである。また、
３は入出力装置であって、キーボードやプリンタ等の所
要のものを付属させることができる。そして、これらの
機能手段は接続バス４をもって相互に接続されており、
これによって所要のデータ処理が施されることになる。
ところで、このような従来のデータ処理システムにおい
ては、メモリ装置１は単一構成のものであり、一旦これ
が故障するとシステムが全体としてストップしてしま
い、その動作の再開に際しては当該システムに付設され
ているメモリの再チェック等の前処理をせねばならず、
システムにとっての本来の作業の遂行のためには致命的
な支障を生じることがあるという難点があった。
略構成の例示図である。この図５において、１はメモリ
装置であって、例えば適当なＩＣメモリ素子をもって構
成することができる。２は中央処理装置であって、マイ
クロコンピュータ等の主要部をなすものである。また、
３は入出力装置であって、キーボードやプリンタ等の所
要のものを付属させることができる。そして、これらの
機能手段は接続バス４をもって相互に接続されており、
これによって所要のデータ処理が施されることになる。
ところで、このような従来のデータ処理システムにおい
ては、メモリ装置１は単一構成のものであり、一旦これ
が故障するとシステムが全体としてストップしてしま
い、その動作の再開に際しては当該システムに付設され
ているメモリの再チェック等の前処理をせねばならず、
システムにとっての本来の作業の遂行のためには致命的
な支障を生じることがあるという難点があった。
【０００３】
【発明が解決すべき課題】前述されたような従来のデー
タ処理システムにおいては、主要な構成要素としてのメ
モリ装置が単一構成のものとして設けられているだけで
あり、例えばこれが故障したりするとシステムが全体と
してストップしてしまい、その作業の再開にあたって各
種の前処理を必要とするために、当該システムの本来の
作業の遂行に致命的な支障を生じるという問題点があっ
た。
タ処理システムにおいては、主要な構成要素としてのメ
モリ装置が単一構成のものとして設けられているだけで
あり、例えばこれが故障したりするとシステムが全体と
してストップしてしまい、その作業の再開にあたって各
種の前処理を必要とするために、当該システムの本来の
作業の遂行に致命的な支障を生じるという問題点があっ
た。
【０００４】この発明は上記された問題点を解決するた
めになされたものであって、主要部であるメモリ装置の
構成を冗長化することにより、その一部に故障が生じて
もシステム全体をストップすることなく当該故障部位を
容易に交換することができるようにした冗長回路システ
ムを提供することを目的とするものである。
めになされたものであって、主要部であるメモリ装置の
構成を冗長化することにより、その一部に故障が生じて
もシステム全体をストップすることなく当該故障部位を
容易に交換することができるようにした冗長回路システ
ムを提供することを目的とするものである。
【０００５】
【課題を解決するための手段】この発明に係る冗長回路
システムは、上記の目的を果たすためになされたもので
あり、中央処理装置（２）、入出力装置（３）、複数個
のメモリ手段（１１，１２，１３）を備えたメモリ装置
（１０）、および、多数決装置（５）を含んでなる冗長
回路システムであって：前記メモリ装置に備えられた複
数個のメモリ手段は個別に交換可能のものであり、前記
多数決装置は前記複数個のメモリ手段の個別の動作状態
に応答して交換すべきメモリ手段を指示できるものであ
る；ことを特徴とするものである。
システムは、上記の目的を果たすためになされたもので
あり、中央処理装置（２）、入出力装置（３）、複数個
のメモリ手段（１１，１２，１３）を備えたメモリ装置
（１０）、および、多数決装置（５）を含んでなる冗長
回路システムであって：前記メモリ装置に備えられた複
数個のメモリ手段は個別に交換可能のものであり、前記
多数決装置は前記複数個のメモリ手段の個別の動作状態
に応答して交換すべきメモリ手段を指示できるものであ
る；ことを特徴とするものである。
【０００６】
【作用】この発明に係る冗長回路システムによれば、主
要部であるメモリ装置の構成を冗長化することにより、
その一部に故障が生じてもシステム全体をストップする
ことなく（例えば、通常の簡単な補助プログラムを用い
るだけで）当該故障部位を容易に交換することができ
る。
要部であるメモリ装置の構成を冗長化することにより、
その一部に故障が生じてもシステム全体をストップする
ことなく（例えば、通常の簡単な補助プログラムを用い
るだけで）当該故障部位を容易に交換することができ
る。
【０００７】
【実施例】図１は、この発明の実施例としての冗長回路
システムの概略構成の例示図である。この図１におい
て、メモリ装置１０は例えば適当なＩＣメモリ素子をも
って構成できるものであって、このメモリ装置１０に備
えられた複数個（ここでは３個）のメモリ手段（第１メ
モリ手段１１，第２メモリ手段１２，第３メモリ手段１
３）は個別に交換可能のものである。２は中央処理装置
であって、マイクロコンピュータ等の主要部をなすもの
である。また、３は入出力装置であって、キーボードや
プリンタ等の所要のものを付属させることができる。ま
た、メモリ装置１０と中央処理装置２との間に設けられ
た多数決装置５は、前記メモリ装置１０に備えられた３
個のメモリ手段（即ち、第１メモリ手段１１，第２メモ
リ手段１２，第３メモリ手段１３）の個別の動作状態に
基づいて、メモリ装置１０の全体的な動作状態を規定す
るものである。（なお、システムが通常の動作をしてい
るときには、これら３個のメモリ手段によって読み取り
／書き込みがなされるデータは互いに同じものであ
る。）そして、これら各種のの機能要素は接続バス４を
もって相互に接続されており、これによって所要のデー
タ処理が施されることになる。上記されたこの発明の実
施例は、所要の機能要素（ユニット）毎にモジュール化
することが可能であって、システムへの組み込みが容易
になされるとともにその交換も簡単である。
システムの概略構成の例示図である。この図１におい
て、メモリ装置１０は例えば適当なＩＣメモリ素子をも
って構成できるものであって、このメモリ装置１０に備
えられた複数個（ここでは３個）のメモリ手段（第１メ
モリ手段１１，第２メモリ手段１２，第３メモリ手段１
３）は個別に交換可能のものである。２は中央処理装置
であって、マイクロコンピュータ等の主要部をなすもの
である。また、３は入出力装置であって、キーボードや
プリンタ等の所要のものを付属させることができる。ま
た、メモリ装置１０と中央処理装置２との間に設けられ
た多数決装置５は、前記メモリ装置１０に備えられた３
個のメモリ手段（即ち、第１メモリ手段１１，第２メモ
リ手段１２，第３メモリ手段１３）の個別の動作状態に
基づいて、メモリ装置１０の全体的な動作状態を規定す
るものである。（なお、システムが通常の動作をしてい
るときには、これら３個のメモリ手段によって読み取り
／書き込みがなされるデータは互いに同じものであ
る。）そして、これら各種のの機能要素は接続バス４を
もって相互に接続されており、これによって所要のデー
タ処理が施されることになる。上記されたこの発明の実
施例は、所要の機能要素（ユニット）毎にモジュール化
することが可能であって、システムへの組み込みが容易
になされるとともにその交換も簡単である。
【０００８】図２は、上記実施例における多数決装置の
概略構成図である。この図２において、ＡＮＤ１，ＡＮ
Ｄ２，ＡＮＤ３，ＡＮＤ４は、第１メモリ手段１１〜第
３メモリ手段１３の動作状態のいかんによってその論理
条件が変化するものである。例えばＡＮＤ１についてみ
ると、前記第１メモリ手段１１〜第３メモリ手段１３の
全てが正常の状態にあるときに論理”Ｈ”を出すもので
ある。また、ＡＮＤ２についてみると、第１メモリ手段
１１および第２メモリ手段１２が正常の状態にあるとき
に論理”Ｈ”を出すものである。ＡＮＤ３およびＡＮＤ
４についても同様であって、前者であるＡＮＤ３につい
てみると、第２メモリ手段１２および第３メモリ手段１
３が正常の状態にあるときに論理”Ｈ”を出すものであ
り、後者であるＡＮＤ４についてみると、第３メモリ手
段１３および第１メモリ手段１１が正常の状態にあると
きに論理”Ｈ”を出すものである。これらのＡＮＤ１，
ＡＮＤ２，ＡＮＤ３，ＡＮＤ４からの出力はいずれも後
段のＯＲに入力されており、このために、第１メモリ手
段１１〜第３メモリ手段１３の中の２個以上が正常であ
るときには、このＯＲからの出力Ｒの論理状態が”Ｈ”
になる。即ち、所期の多数決操作がなされることにな
る。
概略構成図である。この図２において、ＡＮＤ１，ＡＮ
Ｄ２，ＡＮＤ３，ＡＮＤ４は、第１メモリ手段１１〜第
３メモリ手段１３の動作状態のいかんによってその論理
条件が変化するものである。例えばＡＮＤ１についてみ
ると、前記第１メモリ手段１１〜第３メモリ手段１３の
全てが正常の状態にあるときに論理”Ｈ”を出すもので
ある。また、ＡＮＤ２についてみると、第１メモリ手段
１１および第２メモリ手段１２が正常の状態にあるとき
に論理”Ｈ”を出すものである。ＡＮＤ３およびＡＮＤ
４についても同様であって、前者であるＡＮＤ３につい
てみると、第２メモリ手段１２および第３メモリ手段１
３が正常の状態にあるときに論理”Ｈ”を出すものであ
り、後者であるＡＮＤ４についてみると、第３メモリ手
段１３および第１メモリ手段１１が正常の状態にあると
きに論理”Ｈ”を出すものである。これらのＡＮＤ１，
ＡＮＤ２，ＡＮＤ３，ＡＮＤ４からの出力はいずれも後
段のＯＲに入力されており、このために、第１メモリ手
段１１〜第３メモリ手段１３の中の２個以上が正常であ
るときには、このＯＲからの出力Ｒの論理状態が”Ｈ”
になる。即ち、所期の多数決操作がなされることにな
る。
【０００９】図３は、前記図２における多数決装置の動
作を説明する論理図である。この図３において、信号Ｒ
／Ｗの論理状態がＬであるときにはメモリ装置１０側か
らのデータの読み取りＲをし、これに対して、この信号
Ｒ／Ｗの論理状態が”Ｈ”であるときにはメモリ装置１
０側へのデータの書き込みＷをするようにされている。
この図３を読むことによっても、前記図２における多数
決装置の動作を把握することができる。
作を説明する論理図である。この図３において、信号Ｒ
／Ｗの論理状態がＬであるときにはメモリ装置１０側か
らのデータの読み取りＲをし、これに対して、この信号
Ｒ／Ｗの論理状態が”Ｈ”であるときにはメモリ装置１
０側へのデータの書き込みＷをするようにされている。
この図３を読むことによっても、前記図２における多数
決装置の動作を把握することができる。
【００１０】図４は、上記実施例におけるメモリ装置の
概略構成図である。この図４において、第１メモリ手段
１１〜第３メモリ手段１３はいずれもマザーボード６の
一面上に実装されている。ここで、それぞれの第１メモ
リ手段１１〜第３メモリ手段１３には、対応の動作状態
を示すランプ（またはインジケータ）１１Ａ〜１３Ａ、
および、システムとの接続・切断のためのスイッチ１１
Ｂ〜１３Ｂが、前記マザーボード６の適所に付設されて
いる。ここでランプ（またはインジケータ）１１Ａ〜１
３Ａについてみると、例えば、対応のメモリ手段が正常
に動作しているときには”緑色”に発光し、何等かの異
常が生じたときには”赤色”に発光することによってそ
の動作状態を区別できるようにされている。また、スイ
ッチ１１Ｂ〜１３Ｂについてみると、例えば、対応のメ
モリ手段を交換するときに、システムからこのメモリ手
段を電気的に切り離して交換を実行することにより、シ
ステムに対する悪影響が生じないようにされている。そ
して、図示されてはいないけれども、このマザーボード
６の例えば背面には多数決装置５が設けられており、更
にこのマザーボード６は、中央処理装置２および入出力
装置３のための所要の機能部を備えた別のボード（図示
されない）に接続されて、全体としての冗長回路システ
ムが構成されている。なお、この発明の実施例ではメモ
リ装置におけるメモリ手段を冗長化した場合について説
明されているけれども、これに限らず、例えば中央処理
装置や入出力装置について冗長化できることは勿論であ
る。更にいえば、入出力装置の形態等に多少の工夫を加
えることにより、この実施例のものをいわゆるＩＣカー
ド化することも可能であり、このようにすることでその
実用性が著しく増すことになる。
概略構成図である。この図４において、第１メモリ手段
１１〜第３メモリ手段１３はいずれもマザーボード６の
一面上に実装されている。ここで、それぞれの第１メモ
リ手段１１〜第３メモリ手段１３には、対応の動作状態
を示すランプ（またはインジケータ）１１Ａ〜１３Ａ、
および、システムとの接続・切断のためのスイッチ１１
Ｂ〜１３Ｂが、前記マザーボード６の適所に付設されて
いる。ここでランプ（またはインジケータ）１１Ａ〜１
３Ａについてみると、例えば、対応のメモリ手段が正常
に動作しているときには”緑色”に発光し、何等かの異
常が生じたときには”赤色”に発光することによってそ
の動作状態を区別できるようにされている。また、スイ
ッチ１１Ｂ〜１３Ｂについてみると、例えば、対応のメ
モリ手段を交換するときに、システムからこのメモリ手
段を電気的に切り離して交換を実行することにより、シ
ステムに対する悪影響が生じないようにされている。そ
して、図示されてはいないけれども、このマザーボード
６の例えば背面には多数決装置５が設けられており、更
にこのマザーボード６は、中央処理装置２および入出力
装置３のための所要の機能部を備えた別のボード（図示
されない）に接続されて、全体としての冗長回路システ
ムが構成されている。なお、この発明の実施例ではメモ
リ装置におけるメモリ手段を冗長化した場合について説
明されているけれども、これに限らず、例えば中央処理
装置や入出力装置について冗長化できることは勿論であ
る。更にいえば、入出力装置の形態等に多少の工夫を加
えることにより、この実施例のものをいわゆるＩＣカー
ド化することも可能であり、このようにすることでその
実用性が著しく増すことになる。
【００１１】
【発明の効果】以上詳細に説明されたように、この発明
に係る冗長回路システムは、中央処理装置（２）、入出
力装置（３）、複数個のメモリ手段（１１，１２，１
３）を備えたメモリ装置（１０）、および、多数決装置
（５）を含んでなる冗長回路システムであって：前記メ
モリ装置に備えられた複数個のメモリ手段は個別に交換
可能のものであり、前記多数決装置は前記複数個のメモ
リ手段の個別の動作状態に応答して交換すべきメモリ手
段を指示できるものである；ことを特徴とするものであ
る。そして、このような特徴のために、前記メモリ装置
のような主要な電子部品類の一部に故障が生じても、シ
ステム全体のストップ（システムダウン）を確実に防止
することに加えて、故障が生じたものの交換を容易に実
行することができる。また、この発明は、例えば、金融
機関におけるキャッシュディスペンサや診療機関におけ
る医療用システムのような高い信頼度が要求されるもの
において特に有用なものである。
に係る冗長回路システムは、中央処理装置（２）、入出
力装置（３）、複数個のメモリ手段（１１，１２，１
３）を備えたメモリ装置（１０）、および、多数決装置
（５）を含んでなる冗長回路システムであって：前記メ
モリ装置に備えられた複数個のメモリ手段は個別に交換
可能のものであり、前記多数決装置は前記複数個のメモ
リ手段の個別の動作状態に応答して交換すべきメモリ手
段を指示できるものである；ことを特徴とするものであ
る。そして、このような特徴のために、前記メモリ装置
のような主要な電子部品類の一部に故障が生じても、シ
ステム全体のストップ（システムダウン）を確実に防止
することに加えて、故障が生じたものの交換を容易に実
行することができる。また、この発明は、例えば、金融
機関におけるキャッシュディスペンサや診療機関におけ
る医療用システムのような高い信頼度が要求されるもの
において特に有用なものである。
【図１】この発明の実施例である冗長回路システムの概
略構成図である。
略構成図である。
【図２】上記実施例における多数決装置の概略構成図で
ある。
ある。
【図３】上記実施例における多数決装置の動作を説明す
る論理図である。
る論理図である。
【図４】上記実施例におけるメモリ装置の概略構成図で
ある。
ある。
【図５】従来のデータ処理方式の概略構成図である。
１，１０：メモリ装置， １１〜１３：第１〜第３メモリ手段， ２：中央処理装置， ３：入出力装置， ４：接続バス， ５：多数決装置， ６：マザーボード，
Claims (1)
- 【請求項１】中央処理装置、入出力装置、複数個のメモ
リ手段を備えたメモリ装置、および、多数決装置を含ん
でなる冗長回路システムであって：前記メモリ装置に備
えられた複数個のメモリ手段は個別に交換可能にされて
おり、前記多数決装置は前記複数個のメモリ手段の個別
の動作状態に応答して交換すべきメモリ手段の指示可能
にされている；ことを特徴とする冗長回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280388A JPH0594381A (ja) | 1991-10-02 | 1991-10-02 | 冗長回路システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280388A JPH0594381A (ja) | 1991-10-02 | 1991-10-02 | 冗長回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594381A true JPH0594381A (ja) | 1993-04-16 |
Family
ID=17624332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280388A Pending JPH0594381A (ja) | 1991-10-02 | 1991-10-02 | 冗長回路システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| WO2014030207A1 (ja) | 2012-08-21 | 2014-02-27 | 三菱電機株式会社 | 走査電磁石用制御装置および粒子線治療装置 |
-
1991
- 1991-10-02 JP JP3280388A patent/JPH0594381A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0869387A (ja) * | 1994-08-31 | 1996-03-12 | Nec Corp | 双方向バッファ装置 |
| WO2014030207A1 (ja) | 2012-08-21 | 2014-02-27 | 三菱電機株式会社 | 走査電磁石用制御装置および粒子線治療装置 |
| US9694207B2 (en) | 2012-08-21 | 2017-07-04 | Mitsubishi Electric Corporation | Control device for scanning electromagnet and particle beam therapy apapratus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4539487A (en) | Power supply system | |
| US5781767A (en) | Package blocking method for a storage system having a bus common to a plurality of kinds of groups of packages | |
| US6002970A (en) | Method and apparatus for interface dual modular redundancy | |
| JPH0594381A (ja) | 冗長回路システム | |
| JP2760164B2 (ja) | スイッチング電源回路 | |
| US6832331B1 (en) | Fault tolerant mastership system and method | |
| JPH10105422A (ja) | 保護装置の制御回路 | |
| JP3448197B2 (ja) | 情報処理装置 | |
| KR100194979B1 (ko) | 이중화 프로세서 시스템의 동작모드 결정방법 | |
| JPH05324134A (ja) | 二重化計算機システム | |
| JP2834083B2 (ja) | データディスクアレイ装置 | |
| JP2861595B2 (ja) | 冗長化ｃｐｕユニットの切り替え制御装置 | |
| KR930010950B1 (ko) | 에러위치 및 상태 확인장치 | |
| JPS6351295B2 (ja) | ||
| JP3107104B2 (ja) | 待機冗長方式 | |
| JPH05265594A (ja) | 無停止型コンピュータ | |
| JPH04252344A (ja) | コンピュータシステム | |
| JP2001101763A (ja) | ディスクアレイ装置 | |
| JP2856633B2 (ja) | 冗長装置 | |
| JP2834306B2 (ja) | 切り替え制御回路 | |
| JPH05165665A (ja) | 演算制御システムにおける故障検出制御装置 | |
| KR960012308B1 (ko) | 통신장치에 있어서 시스템 유지 및 보수를 위한 제어회로 | |
| JPH0298747A (ja) | 多重制御装置 | |
| JPH04268929A (ja) | 二重化プロセッサシステム | |
| JPH04134552A (ja) | システムバス制御方式 |