JPH0594368A - アドレスアレイ索引方式 - Google Patents

Abstract

(57)【要約】 【目的】 索引アドレスをキャッシュメモリのアドレス
アレイに速やかに伝達してアドレスアレイ索引ステージ
のマシンサイクルを短縮可能にする。 【構成】 論理アドレスアクセス時、レジスタ111,101
にはＴＬＢ12によるアドレス変換対象の論理アドレスが
格納され、その内の論理ページ内アドレスが索引アドレ
スとしてアドレスアレイ11に直接加えられる。ページン
グ処理時や例外処理後のパイプライン処理の再開時の実
アドレスアクセス時には、レジスタ101 の内容がレジス
タ102 に退避され、レジスタ112,101 に実アドレスが格
納され、レジスタ101 に格納された実ページ内アドレス
が索引アドレスとしてアドレスアレイ11に直接加えられ
る。そして、実アドレスアクセス終了時、レジスタ102
に退避されていた論理ページ内アドレスがレジスタ101
に、またはセレクタ105 を介してレジスタ103 に、移送
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置におけるキ
ャッシュメモリのアドレスアレイの索引方式に関し、特
にアドレスアレイの索引アドレスを保持するレジスタ部
分の改良に関する。

【０００２】

【従来の技術】情報処理装置の一種に、論理ページ番号
と論理ページ内アドレスとで構成された論理アドレスか
ら実ページ番号と実ページ内アドレスとで構成された実
アドレスを得るＴＬＢを使用したアドレス変換機構を持
ち、ＴＬＢを使用したアドレス変換と並行してキャッシ
ュメモリのアドレスアレイの索引と比較とを行うという
論理アドレスアクセスが行え、且つ、ページング処理
（ＴＬＢを使用したアドレス変換に失敗した論理アドレ
スを主記憶にあるアドレス変換テーブルを使用してアド
レス変換する処理）時または例外処理（キャッシュ例外
にかかる処理）後のパイプライン処理の再開時に実アド
レスにてアドレスアレイの索引と比較とを行うという実
アドレスアクセスが行える情報処理装置がある。

【０００３】図４はそのような従来の情報処理装置にお
ける記憶装置の要部ブロック図であり、２１はアドレス
アレイ、２２はＴＬＢ、２３は比較器、２０１は論理ア
ドレスを保持するレジスタ、２０２は実アドレスを保持
するレジスタ、２０３は論理アドレスを保持する別のレ
ジスタ、２０４は比較器２３の比較結果を保持するレジ
スタ、２０５はセレクタである。

【０００４】図４の構成においては、図示しない演算処
理装置からパイプライン処理で出力される論理アドレス
を、レジスタ２０１とレジスタ２０３とにより、２つま
で保持することができる。これは、

【０００５】（Ａ）パイプライン処理で論理アドレスア
クセスを連続して受け付ける場合、最初の論理アドレス
がＴＬＢ２２を使用したアドレス変換に失敗したとき、
主記憶にあるアドレス変換テーブルを使用したアドレス
変換処理（ページング処理）を行うが、後続の論理アド
レスを１つ受け付けてしまうため、未処理の論理アドレ
スとして２つまで保持する必要があること。

【０００６】（Ｂ）演算処理装置からの論理アドレスア
クセスでアドレス変換に成功し、実アドレスでアドレス
アレイ２１の索引と比較を実行後、キャッシュ例外が発
生すると、論理アドレスアクセスの受け付けを中断し、
例外処理後、実アドレスアクセスからパイプライン処理
を再開するが、この場合も例外検出時に論理アドレスを
２つまで受け付けてしまうため、未処理の論理アドレス
を２つまで保持する必要があること。を考慮したもので
ある。

【０００７】さて、この種の情報処理装置では、論理ペ
ージ番号がＴＬＢ２２により実ページ番号に変換され、
またアドレスアレイ２１の索引は、論理アドレスアクセ
ス時には論理ページ内アドレスで、実アドレスアクセス
時には実ページ内アドレスで行われ、比較器２３での比
較は双方とも実ページ番号で行われる。このため、図４
に示す従来の情報処理装置では、ＴＬＢ２２が出力する
実ページ番号およびレジスタ２０１に保持された論理ア
ドレスの論理ページ内アドレスとレジスタ２０２に保持
された実アドレスとを入力とし、論理アドレスアクセス
時にはＴＬＢ２２が出力する実ページ番号およびレジス
タ２０１に保持された論理ページ内アドレスを選択して
実アドレス出力とすると共にその内の論理ページ内アド
レスはアドレスアレイ２１を構成するメモリのアドレス
端子に、実ページ番号は比較器２３にそれぞれ出力し、
物理アドレスアクセス時にはレジスタ２０２に保持され
た実アドレスを選択してその内の実ページ内アドレスは
アドレスアレイ２１を構成するメモリのアドレス端子
に、実ページ番号は比較器２３にそれぞれ出力するとい
う動作を行うセレクタ２０５を備えている。

【０００８】以下、図４に示した従来の情報処理装置の
動作を、ページング処理時の動作とキャッシュ例外処理
後に実アドレスアクセスからパイプライン処理を再開す
る再開処理時における動作とを例にあげて説明する。

【０００９】（ページング処理時）レジスタ２０１に保
持された論理アドレス（ＶＡ１とする）のＴＬＢ２２に
よるアドレス変換時、セレクタ２０５は論理アドレスＶ
Ａ１の論理ページ内アドレスとＴＬＢ２２から出力され
る実ページ番号とを選択している。

【００１０】ＴＬＢ２２によるアドレス変換が失敗する
と、アドレス変換に失敗した論理アドレスＶＡ１はレジ
スタ２０３に、後続の未処理の論理アドレス（ＶＡ２と
する）はレジスタ２０１に保持される。

【００１１】その後、ＴＬＢ２２の登録準備のため、論
理アドレスＶＡ１はレジスタ２０１に、論理アドレスＶ
Ａ２はレジスタ２０３に移し換えられる。この状態で、
主記憶のアドレス変換テーブル索引のためアドレスアレ
イ２１の実アドレスアクセスを実行する。このときセレ
クタ２０５はレジスタ２０２にセットされた実アドレス
を選択するよう切り替わり、その実ページ内アドレスで
アドレスアレイ２１が索引され、その実ページ番号が比
較器２３に与えられる。その後ＴＬＢ登録が済むと、セ
レクタ２０５の切り換えが行われ、レジスタ２０１に保
持されている論理アドレスＶＡ１によるキャッシュメモ
リのリード動作が実行される。

【００１２】（再開処理時）レジスタ２０１に保持され
た論理アドレス（ＶＢ１とする）のＴＬＢ２２によるア
ドレス変換は成功したが、セレクタ２０５で選択されて
いるＴＬＢ２２から出力された実ページ番号とレジスタ
２０１に保持された論理アドレスＶＢ１の論理ページ内
アドレスとによるアドレスアレイ２１の索引と比較にお
いてキャッシュ例外が発生した場合、例外処理後、次に
アドレス変換を実行する論理アドレスＶＢ１はレジスタ
２０３に、その次にアドレス変換を実行する論理アドレ
ス（ＶＢ２とする）はレジスタ２０１に保持される。

【００１３】この状態で、パイプライン処理再開のため
実アドレスをレジスタ２０２にセットして実アドレスア
クセスを実行する。このときセレクタ２０５はレジスタ
２０２にセットされた実アドレスを選択する。この実ア
ドレスアクセスの実行後、次にレジスタ２０１とレジス
タ２０３の論理アドレスＶＢ２とＶＢ１とが入れ換えら
れ、レジスタ２０１に保持された論理アドレスＶＢ１に
よる論理アドレスアクセスを実行する。このときセレク
タ２０５はレジスタ２０１側を選択する。次にレジスタ
２０３の論理アドレスＶＢ２をレジスタ２０１にセット
して論理アドレスＶＢ２による論理アドレスアクセスを
実行する。

【００１４】

【発明が解決しようとする課題】上述したように従来は
実アドレスアクセス中も論理アドレスを保持しておく為
に、論理アドレスを保持するレジスタ２０１と実アドレ
スを保持するレジスタ２０２とを別々に設け、それらの
出力をセレクタ２０５で切り替えてアドレスアレイ２１
を索引する構成を採用している。

【００１５】従って、索引アドレスがアドレスアレイ２
１に到達するまでにセレクタ２０５の論理に必要なゲー
トの遅延時間が余分に必要となり、アドレスアレイ索引
ステージのマシンサイクルの短縮が困難になるという問
題点があった。

【００１６】本発明はこのような従来の問題点を解決し
たものであり、その目的は、索引アドレスをアドレスア
レイに速やかに伝達できるようにして、アドレスアレイ
索引ステージのマシンサイクルの短縮を可能にすること
にある。

【００１７】

【課題を解決するための手段】本発明は上記の目的を達
成するために、論理アドレスから実アドレスを得るＴＬ
Ｂを使用したアドレス変換機構を持ち、前記ＴＬＢを使
用したアドレス変換と並行してキャッシュメモリのアド
レスアレイの索引と比較とを行うという論理アドレスア
クセスが行え、且つ、ページング処理時または例外処理
後のパイプライン処理の再開時に実アドレスにて前記ア
ドレスアレイの索引と比較とを行うという実アドレスア
クセスが行える情報処理装置において、前記論理アドレ
スアクセスおよび前記実アドレスアクセスで共用され
る、前記アドレスアレイの索引アドレスを保持する第１
のレジスタと、前記実アドレスアクセス時、前記第１の
レジスタに保持されている前記論理アドレスアクセスに
よる前記アドレスアレイの索引アドレスを退避する第２
のレジスタとを備え、前記実アドレスアクセス終了後、
前記第２のレジスタに保持されている前記論理アドレス
アクセスによる前記アドレスアレイの索引アドレスを、
前記第１のレジスタまたは前記第１のレジスタ以外の論
理アドレスを保持する第３のレジスタに復帰させるよう
にしている。

【００１８】

【作用】本発明のアドレスアレイ索引方式においては、
第１のレジスタが、論理アドレスアクセス時にはそれに
かかる索引アドレスを保持しており、この保持された索
引アドレスがセレクタ等を介することなく直接にアドレ
スアレイに加えられる。そして、実アドレスアクセス時
には、第１のレジスタに保持されている前記論理アドレ
スアクセスによる索引アドレスが第２のレジスタに退避
され、代わりに第１のレジスタには実アドレスアクセス
にかかる索引アドレスが保持され、この索引アドレスも
セレクタ等を介することなく直接にアドレスアレイに加
えられる。また、実アドレスアクセスの終了後には、第
２のレジスタに保持されている前記論理アドレスアクセ
スによる索引アドレスが、第１のレジスタまたは第３の
レジスタに復帰せしめられる。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００２０】図１は本発明のアドレスアレイ索引方式の
一実施例を適用した情報処理装置の記憶装置の要部ブロ
ック図であり、１１はキャッシュメモリのアドレスアレ
イ、１２はＴＬＢ、１３は比較器、１０１，１０２，１
０３，１１１，１１２，１１３，１１４はレジスタ、１
０４はフラグ、１０５，１１５，１１６，１１７はセレ
クタである。

【００２１】レジスタ１０１は、論理アドレスアクセス
および実アドレスアクセスで共用される第１のレジスタ
であり、論理アドレスアクセス時には論理アドレスの論
理ページ内アドレスを保持し、実アドレスアクセス時に
は実アドレスの実ページ内アドレスを保持する。このレ
ジスタ１０１の出力は索引アドレスとして信号線を通じ
てアドレスアレイ１１のアドレス入力端子に直接に加え
られると共にレジスタ１０２およびセレクタ１０５にも
加えられている。

【００２２】なお、論理アドレスアクセス時、レジスタ
１０１に保持される論理ページ内アドレスと対になる論
理ページ番号はレジスタ１１１に保持され、このレジス
タ１１１の出力がＴＬＢ１２に入力される。また、実ア
ドレスアクセス時、レジスタ１０１に保持される実ペー
ジ内アドレスと対になる実ページ番号はレジスタ１１２
に保持される。

【００２３】レジスタ１０２は、実アドレスアクセス
時、レジスタ１０１に保持されている論理アドレスアク
セスにかかる論理ページ内アドレスを退避する第２のレ
ジスタであり、その出力はセレクタ１０５およびセレク
タ１１６に加えられている。

【００２４】レジスタ１０３はレジスタ１１３と共に、
第３のレジスタを構成する。レジスタ１１３は論理アド
レスの論理ページ番号を保持し、レジスタ１０３はその
論理ページ内アドレスを保持する。レジスタ１１３の入
力はレジスタ１１１の出力であり、レジスタ１０３の入
力はセレクタ１０５の出力であり、レジスタ１１３，１
０３の出力はセレクタ１１７の入力となる。

【００２５】フラグ１０４は、レジスタ１０１に実ペー
ジ内アドレスがセットされているときに限り“１”にセ
ットされるフラグであり、その出力はセレクタ１０５，
１１５の選択制御信号となる。

【００２６】セレクタ１０５は、フラグ１０４の出力が
“１”のときにレジスタ１０２の出力を選択し、フラグ
１０４の出力が“０”のときにレジスタ１０１の出力を
選択し、それぞれレジスタ１０３の入力とする。

【００２７】他方、セレクタ１１５は、フラグ１０４の
出力が“１”のときにレジスタ１１２の出力を選択し、
フラグ１０４の出力が“０”のときＴＬＢ１２の出力を
選択し、それぞれ比較器１３の一方の入力に加える。な
お、比較器１３の他方の入力にはアドレスアレイ１１の
出力が加えられている。

【００２８】セレクタ１１６はレジスタ１０２の出力と
実アドレス入力との何れか一方を選択してレジスタ１０
１に出力するセレクタであり、セレクタ１１７はレジス
タ１１３およびレジスタ１０３の出力と論理アドレス入
力との何れか一方を選択してレジスタ１１１およびレジ
スタ１０１に出力するセレクタである。

【００２９】以下、上述のように構成された本実施例の
動作を、ページング処理時の動作とキャッシュ例外処理
後に実アドレスアクセスからパイプライン処理を再開す
る再開処理時における動作とを例にあげて説明する。

【００３０】（ページング処理時）図２はページング処
理時のタイミング図である。

【００３１】論理アドレス入力によって与えられる論理
アドレスＶＡ１の論理ページ番号がセレクタ１１７を介
してレジスタ１１１にセットされ、その論理ページ内ア
ドレスが同じくセレクタ１１７を介してレジスタ１０１
にセットされると、レジスタ１１１中の論理ページ番号
によるＴＬＢ１２の索引が行われると同時に、レジスタ
１０１中の論理ページ内アドレスによるアドレスアレイ
１１の索引が行われる。なお、このときフラグ１０４は
“０”にリセットされている。

【００３２】ここで、論理アドレスＶＡ１によるＴＬＢ
１２を使用したアドレス変換が失敗すると、レジスタ１
１１に保持されている論理アドレスＶＡ１の論理ページ
番号がレジスタ１１３に移され、レジスタ１０１に保持
されている論理アドレスＶＡ１の論理ページ内アドレス
がセレクタ１０５を介してレジスタ１０３に移される。
そして、後続の未処理の論理アドレスＶＡ２の論理ペー
ジ番号がセレクタ１１７を介してレジスタ１１１に格納
され、その論理ページ内アドレスがレジスタ１０１に格
納される。

【００３３】次に、ＴＬＢ登録を行うため、論理アドレ
スＶＡ１と論理アドレスＶＡ２の入れ換えが行われる。
即ち、レジスタ１１１，１０１の内容をレジスタ１１
３，１０３に移すと同時にレジスタ１１３，１０３の内
容をレジスタ１１１，１０１に移す。

【００３４】そして、この状態でページング処理による
実アドレスアクセスを実行する。このとき、レジスタ１
０１に保持されている論理アドレスＶＡ１の論理ページ
内アドレスがレジスタ１０２に退避され、実アドレス入
力による実アドレスＰＡの実ページ内アドレスがセレク
タ１１６を介してレジスタ１０１にセットされ、その実
ページ番号がレジスタ１１２にセットされる。またフラ
グ１０４は、レジスタ１０１に実ページ内アドレスがセ
ットされたことを示す“１”となる。

【００３５】これにより、レジスタ１０１にセットされ
た実アドレスＰＡの実ページ内アドレスによるアドレス
アレイ１１の索引が行われ、またセレクタ１１５はレジ
スタ１１２にセットされた実アドレスＰＡの実ページ番
号を選択出力して比較器１３に加える。

【００３６】なお、連続して実アドレスアクセスを実行
する場合は、フラグ１０４により、レジスタ１０１から
レジスタ１０２へのアドレスセットを禁止する。

【００３７】さて、ページング処理が終了すると、レジ
スタ１０２に退避されていた論理アドレスＶＡ１の論理
ページ内アドレスがセレクタ１１６を介してレジスタ１
０１に戻され、フラグ１０４は“０”にリセットされ
る。

【００３８】この後、レジスタ１１１，１０１に保持さ
れた論理アドレスＶＡ１によるＴＬＢ索引とアドレスア
レイ索引および比較とが実行され、キャッシュメモリの
リード動作が再開される。

【００３９】（再開処理時）図３は再開処理時のタイミ
ング図である。

【００４０】レジスタ１１１とレジスタ１０１に保持さ
れた論理アドレスＶＢ１のＴＬＢ１２によるアドレス変
換は成功したが、セレクタ１１５で選択されているＴＬ
Ｂ１２から出力された実ページ番号とレジスタ１０１に
保持された論理アドレスＶＢ１の論理ページ内アドレス
とによるアドレスアレイ２１の索引と比較においてキャ
ッシュ例外が発生した場合、次にアドレス変換を実行す
る論理アドレスＶＢ１はレジスタ１１３とレジスタ１０
３に、その次にアドレス変換を実行する論理アドレスＶ
Ｂ２はレジスタ１１１とレジスタ１０１に保持される。

【００４１】この状態で、例外処理終了後、実アドレス
アクセスからキャッシュメモリのリード動作を再開す
る。このとき、レジスタ１０１に保持されている論理ア
ドレスＶＢ２の論理ページ内アドレスがレジスタ１０２
に退避され、実アドレス入力による実アドレスＰＢの実
ページ内アドレスがセレクタ１１６を介してレジスタ１
０１にセットされ、その実ページ番号がレジスタ１１２
にセットされる。またフラグ１０４は、レジスタ１０１
に実ページ内アドレスがセットされたことを示す“１”
となる。

【００４２】これにより、レジスタ１０１にセットされ
た実アドレスＰＢの実ページ内アドレスによるアドレス
アレイ１１の索引が行われ、またセレクタ１１５はレジ
スタ１１２にセットされた実アドレスＰＡの実ページ番
号を選択出力して比較器１３に加える。

【００４３】次に論理アドレスＶＢ１による論理アドレ
スアクセスを実行する。この時、論理アドレスＶＢ１の
論理ページ番号はレジスタ１１３に、論理ページ内アド
レスはレジスタ１０３に、論理アドレスＶＢ２の論理ペ
ージ番号はレジスタ１１１に、論理ページ内アドレスは
レジスタ１０２に保持されており、かつ、フラグ１０４
は“１”なのでセレクタ１０５はレジスタ１０２の内容
を選択している。従って、論理アドレスＶＢ１による論
理アドレスアクセスに際しては、セレクタ１１７をレジ
スタ１１３，１０３の出力を選択する状態にして、レジ
スタ１１１，１０１，１１３，１０３のストローブを行
うことにより、レジスタ１１３，１０３に格納されてい
る論理アドレスＶＢ１の論理ページ番号，論理ページ内
アドレスをレジスタ１１１，レジスタ１０１に移送する
と同時に、レジスタ１１１，１０２に格納されていた論
理アドレスＶＢ２の論理ページ番号，論理ページ内アド
レスをレジスタ１１３，１０３に移送する。また、この
時点でフラグ１０４を“０”にリセットする。

【００４４】こうして論理アドレスＶＢ１による論理ア
ドレスアクセスを実行し、そのキャッシュのリード動作
を行うと、次に論理アドレスＶＢ２によるキャッシュの
リード動作を実行する。この場合も論理アドレスＶＢ１
とＶＢ２の入れ換えが行われるが、フラグ１０４は
“０”にリセットされているので、レジスタ１０３には
レジスタ１０１の論理ページ内アドレスがセットされ
る。

【００４５】

【発明の効果】以上説明したように、本発明のアドレス
アレイ索引方式によれば、論理アドレスアクセス時には
それにかかる索引アドレスを第１のレジスタに保持して
直接にアドレスアレイに加え、実アドレスアクセス時に
は第１のレジスタに保持されている論理アドレスアクセ
スにかかる索引アドレスを第２のレジスタに退避して代
わりに第１のレジスタに実アドレスアクセスにかかる索
引アドレスを保持して直接にアドレスアレイに加え、更
に実アドレスアクセス終了時には第２のレジスタに退避
されていた論理アドレスアクセスにかかる索引アドレス
を第１のレジスタまたは第３のレジスタに復帰させるこ
とができるので、ハードウェア量をそれほど増大させる
ことなく、また、実アドレスアクセス中も論理アドレス
を保持することを可能にしつつ、索引アドレスをアドレ
スアレイに速やかに伝達することができる。よって、ア
ドレスアレイ索引ステージのマシンサイクルを短縮する
ことができる。

【図面の簡単な説明】

【図１】本発明のアドレスアレイ索引方式の一実施例を
適用した情報処理装置の記憶装置の要部ブロック図であ
る。

【図２】本発明の実施例におけるページング処理時のタ
イミング図である。

【図３】本発明の実施例におけるキャッシュ例外処理後
のパイプライン処理の再開時のタイミング図である。

【図４】従来技術のブロック図である。

【符号の説明】

１１…キャッシュメモリのアドレスアレイ １２…ＴＬＢ １３…比較器 １０１〜１０３，１１１〜１１４…レジスタ １０４…フラグ １０５，１１５〜１１７…セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 論理アドレスから実アドレスを得るＴＬ
   Ｂを使用したアドレス変換機構を持ち、前記ＴＬＢを使
   用したアドレス変換と並行してキャッシュメモリのアド
   レスアレイの索引と比較とを行うという論理アドレスア
   クセスが行え、且つ、ページング処理時または例外処理
   後のパイプライン処理の再開時に実アドレスにて前記ア
   ドレスアレイの索引と比較とを行うという実アドレスア
   クセスが行える情報処理装置において、 前記論理アドレスアクセスおよび前記実アドレスアクセ
   スで共用される、前記アドレスアレイの索引アドレスを
   保持する第１のレジスタと、 前記実アドレスアクセス時、前記第１のレジスタに保持
   されている前記論理アドレスアクセスによる前記アドレ
   スアレイの索引アドレスを退避する第２のレジスタとを
   備え、 前記実アドレスアクセス終了後、前記第２のレジスタに
   保持されている前記論理アドレスアクセスによる前記ア
   ドレスアレイの索引アドレスを、前記第１のレジスタま
   たは前記第１のレジスタ以外の論理アドレスを保持する
   第３のレジスタに復帰させることを特徴とするアドレス
   アレイ索引方式。
2. 【請求項２】 前記第１のレジスタの出力が前記アドレ
   スアレイに直接に入力される構成を有する請求項１記載
   のアドレスアレイ索引方式。
3. 【請求項３】 前記第１のレジスタに前記実アドレスア
   クセスによる前記アドレスアレイの索引アドレスがセッ
   トされたときセットされるフラグと、 該フラグの出力を選択制御信号とし、前記第１のレジス
   タの出力と前記第２のレジスタの出力とを入力とし、そ
   の出力を前記第３のレジスタに加えるセレクタとを含む
   請求項２記載のアドレスアレイ索引方式。