JPS6235952A - Ｔｌｂ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＴＬＢに関係すると思われる障害が発生した場合の切分
は処理時に、ＴＬＢを用いずにテーブルでアドレス変換
を行うＴＬＢ無効モード動作が実行されるが、その際に
、テーブルで変換された実アドレスを使用するまで一時
的に保持しておく手段としてＴＬＢを利用する。このた
めＴＬＢ有効ビットを設け、ＴＬＢを一時的に有効化す
る制御を行う。

〔産業上の利用分野〕

本発明は、論理アドレスを高速に実アドレスに変換する
手段としてＴＬＢを有する情報処理装置に関するもので
あり、特にＴＬＢ無効モード時の制御機構に関する。

〔従来の技術〕

第３図は１本発明が対象とする情報処理装置のアドレス
変換機構の基本的な構成を示したものである。

図において、３１は論理アドレスレジスタ、３２はＴＬ
Ｂ、３２１　は論理アドレスｌ、Ａ、　３２２はキＫｅ
ｙ　、　３２３　は実アドレスＲＡ、３２４はエントリ
。

３３は比較部、３４は動的アドレス変換部、３５はキー
チェック部、ＢＳはバッファ記憶装置２Ｍ５Ｕは主記憶
装置、ＳＴＯはセグメントテーブル先頭アドレスを表す
。

この機構を用いて行われるアドレス変換動作は。

次の通りである。

論理アドレスレジスタ３Ｉに設定された論理アドレスＬ
Ａは、まずＴ１．、Ｂ３２に送られ、参照が行われる。

ＴＬＢ内に該当するエントリ　（アドレス変換対）が登
録されていれば、それを利用して高速にアドレス変換す
る。

比較部３３は、ＴＬＢ内に同じ論理アドレスをもつエン
トリの有無を検出し、一致するものがあればヒント（Ｈ
４ｔ）を出力し、一致するものがなければミス（Ｍｉｓ
ｓ）を出力する。

ＴＬＢ３２においてヒントが得られた場合には。

読み出されたエントリ３２４中のキーＫｅｙ　３２２キ
一チエツク部３５でアクセス保護の有無が調べられ。

アクセス可であれば、同じエントリ３２４中の実アドレ
スＲＡ、３２３が、バッファ記憶装置ＢＳあるいは主記
憶装置ＭＳＵＩこ送られ、アクセスが実行される。

またＴＬＢ３２においてミスとなった場合には。

論理アドレスＬ　Ａは動的アドレス変換部３４へ送られ
、セグメントテーブルおよびページテーブルを用いたア
ドレス変換処理が実行される。

このとき動的アドレス変換部３４でアドレス変換された
結果の物理アドレスＲＡと元の論理アドレスＬＡとは、
ＴＬＢ３２に登録され、同時にその実アドレスＲＡを用
いて主記憶装ｆｉＭｓＵからキーＫｅｙがフェッチされ
、ＴＬＢ３２に併せて登録される。

次に３元の論理アドレスＬ　Ａを用いてＴＬＢ３２を参
照する。今度はＴＬＢヒントとなるので。

ＴＬＢ３２から該当するエントリ３２４のキーＫｅｙ３
２２を読み出してキーチェック部３５でチェックし、ア
クセス可であれば、その実アドレスＲＡ３２３をＢＳあ
るいはＭＳＵへ送出し、主記憶アクセスを実行させる。

このようにしてＴＬＢミスの場合には、動的アドレス変
換部３４でアドレス変換した結果を一旦ＴＬＢに登録し
、再参照して得られた実アドレスを用いて主記憶アクセ
スが実行される。

ところでＴＬＢ３２は、ページングなどによりパージＴ
　Ｌ　Ｂが実行されて内容の入れ替えが行われることが
あるが、何んらかの原因でエントリのクリヤが不完全で
あったりすると、その後のＴＬＢ参照で誤った変換出力
を生じる場合がある。

このような場合、情報処理装置では、エラー原因がソフ
トによるものかハードによるものかを切分ける手段とし
て、ＴＬＢの使用を停止するＴＬＢ無効モードを用意し
ている。

従来のＴＬＢ無効モードにおける動作には１次の２つの
方式がある。

■　主記憶アクセスごとに必ず動的アドレス変換部でア
ドレス変換を行い、変換された実アドレスを用いて主記
憶をアクセスする。このとき変換された実アドレスはＴ
ＬＢに登録しない。

■　主記憶アクセスごとに必ず動的アドレス変換部でア
ドレス変換を行い、変換された実アドレスは一旦レジス
タに格納する。次にその実アドレスを用いて主記憶から
キーをフェッチし、キーチェックを行う。その結果がア
クセス可であれば、レジスタの実アドレスを用いて主記
憶アクセスを実行する。

〔発明が解決しようとする問題点〕

上述した従来のＴ　Ｌ　Ｂ無効モード時の動作方式では
、■の方式の場合、第３図に示すように、動的アドレス
変換部からの変換後のアドレスをＴ　ＬＢに登録するた
めのパスと、主記憶装置ＭＳＵへ転送するためのパスと
が必要となり、制御も通常モード時とは異なるという欠
点があり、またキーチェックができないという問題があ
った。

また■の方式の場合、変換後のアドレスを一時的に保持
する特別のレジスタと、さらにそのアドレスが目的のア
ドレスであるかどうかを判定するための、論理アドレス
とセグメントテーブル先頭アドレス変換Ｏ等の比較回路
とが必要とされるという問題があった。

〔問題点を解決するための手段〕

本発明は、ＴＬＢ無効モード時の動作を１通常モード時
のＴＬＢミスの場合の動作を基本にして行うようにした
もので、ＴＬＢの１つのエントリを一時的に変換後のア
ドレス保持用レジスタとして使用するものである。しか
し１本来的に無効状態のＴＬＢを一時的に有効化する制
御が必要となる。

このため、■ビットのＴＬＢ有効ビットを設け。

通常はオフにしておく。

主記憶アクセス時にＴＬＢミスとなったとき。

テーブルを用いてアドレス変換し、その結果のデータを
通常のパスを介してＴＬＢに一旦登録し。

ＴＬＢ有効フラグをオンにセットする。そしてＴＬＢに
登録したデータを使用した後、ＴＬＢ有効ビットをオフ
にリセットする。

第１図は１本発明の原理的構成を示す概念図である。

図において、１１は論理アドレスレジスタ、１２はＴＬ
Ｂ、１２１　は論理アドレスＬＡ、１２２はキーＫｅｙ
　、１２３は実アドレスＲＡ、１２４はＴＬＢ内有効フ
ラグ、１２５はエントリ、１４は動的アドレス変換部、
１６はＴＬＢ有効フラグを表す。

論理アドレスレジスタ１１には、主記憶アクセス要求が
生じたときに、論理アドレスＬＡが設定される。

Ｔ１．Ｂ１２の１つのエンド１月２５は、論理アドレス
ＬＡ１２１および実アドレスＲＡ１２３からなるアドレ
ス変換対と、キーＫｅｙ１２２と、エントリ自体の有効
／無効を示すＴ　Ｌ　Ｂ内有効フラグ１２４とを含む。

動的アドレス変換部１４は、ＴＬＢ参照失敗。

すなわちＴ　Ｌ　Ｂミスとなったとき、セグメントテー
ブルおよびページテーブルを用いたアドレス変換を行う
。ＴＬＢ無効モード動作時の主記憶アクセスでは、必ず
動的アドレス変換部１４によりアドレス変換が行われる
。

Ｔ　Ｌ　Ｂ有効フラグ１６は３本発明に固有のフラグで
あり、ＴＬＢ無効モード動作時に、ＴＬＢ１２を一時的
に使用可能にする制御のために用いられる。Ｔ　Ｌ　Ｂ
有効フラグ１６は、ＴＬＢ無効モード指定時にオフにリ
セットされる。

Ｔ　Ｌ　Ｂ有効フラグ１６は、ＴＬＢミスにより動的ア
ドレス変換部１４に対するアドレス変換要求が発生した
場合にオンにセントする。そして動的アドレス変換部１
４がアドレス変換を行い、結果をＴＬＢ１２に一時保持
して２次のＴＬＢ参照がヒントとなり、主記憶アクセス
が実行されるが。

ＴＬＢのエントリ使用が終了したときに、ＴＬＢ有効フ
ラグ１６をオフにリセットする。

ＴＬＢミスによるアドレス変換要求は、ＴＬＢ有効フラ
グがオフのとき、あるいはＴＬＢ有効フラグはオンであ
るが、エントリのＴＬＢ内有効フラグがオフのときに生
じさせる。

そしてＴＬＢ有効フラグがオンでかつエントリのＴＬＢ
内有効フラグもオンのときにＴＬＢ参照成功、すなわち
ＴＬＢヒツトとする。

〔作用〕

第１図に示された本発明の構成のＴＬＢ無効モード時の
動作手順は９次の■ないし■のように行われる。

■　まず主記憶アクセス要求が発生すると、論理アドレ
スレジスタ１１の論理アドレスＬ　Ａｋｔ−ＴＬＢ１２
に転送し、参照するが、その際、ＴＬＢ有効フラグ１６
がオフかオンかにしたがって。

■または■が実行される。

■　最初の状態では、ＴＬＢ有効フラグ１６がオフであ
るからＴＬＢミスとなり、必ず動的アドレス変換部１４
によるアドレス変換が行われる。

■′　このとき、ＴＬＢ有効フラグ１６をオンにセント
する。

■　動的アドレス変換部１４は、アドレス変換を実行す
る。アドレス変換結果は、ＴＬＢ１２のエントリ１２５
に登録される。また同時に、主記憶装置から実アドレス
ＲＡに対応するキーＫｅｙをフェッチし、登録する。

■′このとき、登録されたエントリ１２５のＴＬＢ内有
効フラグ１２４は、オンにセントされる。

■　再びＴＬＢ参照動作を実行し、ＴＬＢ有効フラグ１
６を調べる。このフラグは、■′で既にオンにされてい
るので、ＴＬＢ１２からエントリ１２５が読み出される
。

■　読み出されたエントリ１２５のＴＬＢ内有効フラグ
１２４は■′でオンとなっているので、キーＫｅｙ１２
２がチェックされ、主記憶アクセス可能であれば、バッ
ファ記憶装置あるいは主記憶装置に実アドレスＲＡが転
送される。

■′　このとき、ＴＬＢ有効フラグ１６をオフにリセッ
トする。

■　バッファ記憶装置あるいは主記憶装置によるアクセ
ス動作が実行される。

以上のようにして、主記憶アクセスごとに、ＴＬＢ１２
は１回だけ有効に使用される。

〔実施例〕

第２図（Ａ）は本発明の１実施例の構成図であり、第２
図（Ｂ）はその動作を示すタイミング図である。

第２図（Ａ）において、１１，１２，１２１ないし１２
５，１４．１６で示される要素は第１図と共通の要素で
あり、また１３は比較部、１５はキーチェック部、１７
はＡＮＤ回路を表している。

なお第１図で説明した上記各要素の動作機能については
、ここでは重複を避けるため説明を省略する。

また比較部１３およびキーチェック部１５の各動作機能
も、第３図で説明した従来例の比較部３３およびキーチ
ェック部３５に対応するものである。

比較部１３は１通常モード時の動作において。

論理アドレスレジスタ１１から転送されて論理アドレス
ＬＡとＴＬＢ　１２から読み出される。各エントリ１２
５の論理アドレスＬＡとを比較し、一致が得られた場合
にＴＬＢヒツト、不一致の場合にＴＬＢミスを出力する
。

またＴＬＢ無効モード時の動作においては、比較部１３
はＡＮＤ回路１７の出力が“１″のときＴＬＢヒツトを
出力し、０”のときＴＬＢミスを出力する。

ＡＮＤ回路１７の２つの入力の一方はＴＬＢ有効フラグ
１６の内容Ａであり、他方はＴＬＢのエントリのＴＬＢ
内有効フラグ１２４の内容Ｂである。

したがって、ＴＬＢ無効モード時におけるＴＬＢヒツト
はＡ−Ｂで表わされ、そしてＴＬＢミスはＡ＋Ｂで表さ
れる。

これによりＴＬＢ有効フラグ１６またはＴＬＢ内有効フ
ラグ１２４のいずれかがオフのときにＴＬＢミスを生じ
、ＴＬＢ有効フラグ１６とＴＬＢ内有効フラグ１２４と
がともにオンのときにＴＬＢヒントが生じる。

ＴＬＢミスが生じると論理アドレスが動的アドレス変換
部１４に送られ、アドレス変換が実行される。またＴＬ
Ｂヒツトが生じると、ＴＬＢから読み出された実アドレ
スＲＡがバッファ記憶装置ＢＳのＴＡＧあるいは主記憶
装置ＭＳＵに転送される。

次に第２図（Ｂ）のタイミング図にしたがって動作を説
明する。

まず＋　　ｔｌで論理アドレスレジスタ１１に論理アド
レスＬＡが設定され、主記憶アクセス要求がなされる。

しかしＴＬＢ参照では、ＴＬＢ有効フラグ１６がオフで
あるため、ＴＬＢミスが生じる。

ｔ２でＴＬＢ有効フラグ１６をオンにセントし。

動的アドレス変換部１４は、ｔ６までの間にセグメント
チ−プルおよびページテーブルを順にフェッチして、ペ
ージフレーム実アドレスＰＦＲＡを求める。

ｔ６でＰＦＲＡおよびバイトインデックスＢＸをＴＬＢ
１２に書き込む。このとき、ＴＬＢ内有効フラグ１２４
をオンにセットする。

ｔ７で再びＴＬＢ参照を行う。今度はＴＬＢヒツトとな
るので、ｔ８でバッファ記憶装置ＢＳを読み出して、主
記憶アクセスを実行し、ＴＬＢ有効フラグ１６をオフに
リセットする。

以上の動作が繰り返される。

〔発明の効果〕

本発明によれば、従来の装置に１ピントのＴＬＢ有効フ
ラグを設けるだけの僅かなハードウェア増で１通常モー
ドとＴＬＢ無効モードの基本的な制御を共通化して実行
することができ、構成を簡素化することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図（Ａ）は本発明
の１実施例の構成図、第２図（Ｂ）は第２図（Ａ）に示
す実施例の動作タイミング図、第３図は従来例の構成図
である。 第１図中。 １１：論理アドレスレジスタ １２　：　ＴＬＢ １４：動的アドレス変換部 １６：ＴＬＢ有効フラグ １２１：論理アドレスＬＡ １２２：キーＫｅｙ １２３：実アドレスＲＡ １２４ｒＴＬＢ内有効フラグ １２５：エントリ

Claims (1)

1. 【特許請求の範囲】 アドレス変換を高速に行うためのＴＬＢ（１２）を有す
   る情報処理装置において、 ＴＬＢ（１２）内の各エントリごとの有効または無効を
   表すＴＬＢ内有効フラグ（１２４）と、ＴＬＢ（１２）
   全体の有効または無効を表すＴＬＢ有効フラグ（１６）
   とを設け、 前記ＴＬＢ有効フラグ（１６）は、主記憶アクセスがＴ
   ＬＢ参照に失敗しアドレス変換が要求されたときにオン
   にセットし、また主記憶アクセスがＴＬＢ参照に成功し
   主記憶アクセスが終了したときにオフにリセットし、 また主記憶にアクセスするとき、ＴＬＢ有効フラグ（１
   ６）がオフである場合、またはＴＬＢ有効フラグ（１６
   ）がオンでＴＬＢ内有効フラグ（１２４）がオフである
   場合にＴＬＢ参照失敗としてアドレス変換を要求し、 そしてＴＬＢ有効フラグ（１６）がオンでＴＬＢ内有効
   フラグ（１２４）がオンである場合にＴＬＢ参照成功と
   してＴＬＢ（１２）内のアドレスを使用し、 主記憶アクセスごとにアドレス変換を行い、ＴＬＢ無効
   モード動作を実行することを特徴とするＴＬＢ制御方式
   。