JPH0594194A

JPH0594194A - 楽音合成装置

Info

Publication number: JPH0594194A
Application number: JP3281935A
Authority: JP
Inventors: Yoji Kaneko; 洋二金子
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-10-03
Filing date: 1991-10-03
Publication date: 1993-04-16

Abstract

(57)【要約】【目的】所要の楽音生成機能をより小さな規模の回路
で実現すること。【構成】演算を逐次的に実行する汎用構造のエンベロ
ープ／キーコード生成回路１２から出力される低速楽音
制御信号を補間によって高速楽音制御信号に指数変換／
位相角生成回路１３により変換し、変換された高速楽音
制御信号にに基づいて楽音波形を波形生成回路１５にて
生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】この発明は楽音合成装置に関し、特
に音源部のアーキテクチャー技術に関する。

【０００２】

【発明の背景】従来の代表的な楽音合成装置は、楽音波
形の生成に必要な楽音制御信号（エンベロープや位相デ
ータ等）を生成する楽音制御信号生成部と、この楽音制
御信号生成部からの楽音制御信号をパラメータとして波
形の演算を実行する波形生成部を備えている。高速（少
なくとも４０ＫＨｚのサンプリング速度）で楽音を生成
する必要性から、波形生成部は内部メモリと専用演算回
路をもつ高速構造となっており、同様に楽音制御信号生
成部も、楽音制御信号を高速で生成するために、各種の
専用回路を有する構造になっている。これらの専用回路
は並列またはパイプライン形式で動作することにより、
所要の速度で楽音制御信号をサンプリングしている。し
かしながら、このような並列的に動作する専用構造の楽
音制御信号生成部は、必然的に回路規模が大きくなる欠
点をもっており、音源ＬＳＩに実装する際に膨大な面積
を占有することになる。

【０００３】

【発明の目的】したがって、この発明の目的は、所要の
楽音生成機能をより小さな規模の回路で実現できる楽音
合成装置を提供することである。

【０００４】

【発明の要点】この発明は上記の目的を達成するため、
楽音制御信号生成回路手段を、逐次的に演算を実行する
汎用構造で構成するとともに、この楽音制御信号生成回
路手段により生成される低速楽音制御信号を、波形生成
回路手段がパラメータとして使用するのに適した高速楽
音制御信号に変換するため、低速楽音制御信号の前後の
サンプルを密に補間する補間回路手段を設けたことを特
徴とする。

【０００５】

【発明の作用、展開】エンベロープ信号や位相信号のよ
うな楽音制御信号は、その性質上、比較的短い時間の間
に急激な変化はしない。この発明は、この点に着目した
ものであり、楽音制御信号を生成するための楽音制御信
号生成回路手段については、従来のような高速で並列的
またはパイプライン動作する専用構造の代りに、各種の
所要演算を逐次的に実用する汎用構造で実現できること
を見い出した。この逐次形の楽音制御信号生成回路手段
は、比較的低速の周期で楽音制御信号のサンプルを発生
する。

【０００６】補間回路手段がないとすると、波形生成回
路手段は、上述の低速周期のサンプルを、内部の高速周
期に従って、繰り返し使用し、新しいサンプルが楽音制
御信号生成回路手段から与えられたときから、別の値を
もつこの新しいサンプルを使って、波形演算を実行す
る。ここで、問題となるのは、サンプルが更新されると
きに、楽音にノイズが発生するおそれがあることであ
る。特に、音量エンベロープの場合には、サンプルの前
後で、楽音の振幅成分にステップ変化が生じることにな
るのでノイズが発生しやすい。

【０００７】ここで、楽音制御信号生成回路手段が生成
する低速楽音制御信号の隣り合うサンプルについて検討
してみる。この２つのサンプルは、それぞれ前回のサン
プリングタイムにおける楽音制御信号の大きさと、今回
のサンプリングタイムにおける楽音制御信号の大きさを
示している。２つのサンプリングタイムの途中における
楽音制御信号はどのような値をとると考えられるだろう
か。答は、２つのサンプルをなめらかに補間した値であ
る。上述したように楽音制御信号はその性質上、比較的
短時間の間にはなめらかにしか変化しないからである。
したがって、補間回路手段を設けて、低速楽音制御信号
の前後のサンプルを密に補間してやれば、精度が高く高
速の楽音制御信号が得られることになる。この高速の楽
音制御信号のサンプル間には問題となるような大きなス
テップ変化はない。細かく変化するだけである。したが
って、この高速の楽音制御信号を波形生成回路手段にパ
ラメータとして使用させてやれば、ノイズ的にも問題の
ない楽音波形が得られることになる。

【０００８】ところで、多くの楽音合成装置では、エン
ベロープ等の楽音制御信号は当初、直線データで生成さ
れ、しかる後、指数データに変換される。特許請求の範
囲第２項は、この指数変換を行う回路手段の最適な配置
について述べている。すなわち、補間回路手段におい
て、補間処理の前処理手段として指数変換を行う指数変
換回路手段が設けられている。この指数変換は楽音制御
信号生成回路手段と同程度の低速で実行できる。仮に逐
次タイプの楽音制御信号生成回路手段内に指数変換の機
能を組み込んだとすると、この変換処理のために、時間
のロスが発生する。逆に、補間処理の後で指数変換を行
う構成にしたとすると、指数変換を高速で実行しなけれ
ばならない。そのためには、記憶容量の非常に大きな１
つのメモリで指数変換値を出力するような高速指数変換
回路が必要となり、回路規模も増大する。

【０００９】

【実施例】図１は本発明の一実施例に係る電子楽器の機
能図である。ＣＰＵ３は汎用マイコンで、制御プログラ
ムに従って、鍵盤１、スイッチ２を走査して押鍵、音色
選択等を検出し、バス上に配置されたＲＯＭ４、ＲＡＭ
５等を使って音色データ、発音制御データを生成して音
源ＬＳＩの発音を制御する。音源ＬＳＩ６は、後で詳述
するが外付けＲＡＭ７を楽音生成のための演算用バッフ
ァとして利用して楽音を生成し、ＤＡＣ（デジタルアナ
ログ変換器）８に転送する。楽音信号はＤＡＣ８でアナ
ログ信号に変換され、アンプ９で増幅されてスピーカ１
０によって放音される。

【００１０】図２は、本発明が適用される音源ＬＳＩ６
の動作を説明するためのブロック図である。音源ＬＳＩ
６は、振幅エンベロープ及びピッチ変動を含んだキーコ
ード等の生成のために、ＲＡＭ７を音色データ用メモ
リ、又は演算経過データ用メモリとして使う。尚、ＲＡ
Ｍ７は図３に示すように、４００ｎｓｅｃ毎にインタフ
ェース／制御部１１（インタフェース占有時間）及びエ
ンベロープ／キーコード生成回路（演算回路占有時間）
に占有され、ＣＰＵからのデータ書込み及びエンベロー
プ等の演算のためのアクセスに対処する。

【００１１】まず、インタフェース／制御部１１につい
て説明する。ＣＰＵ３からは音源ＬＳＩ６に対して音色
データ又は発音制御データが転送されるが、音源ＬＳＩ
６ではデータバスＤＢ０〜７にあるデータを

【外１】がＬＯＷのとき

【外２】の立上りエッジで取込む。その際、

【外３】がＬＯＷならばデータバスＤＢ０〜ＤＢ７のデータをイ
ンストラクション、

【外３】がＨＩＧＨならばそのインストラクションに対
応するデータとして取込む（図４参照）。尚、インスト
ラクションは続いて転送されるデータの種類を示してい
る。インタフェース／制御部１１はＣＰＵ３からのイン
ストラクション及びデータを受けて、そのインストラク
ションに対応するＲＡＭ７のアドレスＡＡ０〜１１と書
込み信号

【外４】を生成し、外部ＲＡＭインターフェース１６を介して外
部ＲＡＭ７に転送されたデータを格納する。ただし、Ｃ
ＰＵ３から転送されたデータが特殊なものの場合は内部
メモリに格納する。例えば転送されたデータがオペレー
ションコード（波形生成のための制御データ）の場合に
は、外部ＲＡＭ７への書込みは禁止され、ＯＣレジスタ
１４への書込み信号ＷＯが発生することにより、ＯＣレ
ジスタに書込まれる。また、インタフェース／制御部１
１は図６のような基本タイミング信号を生成し、カウン
タＡの２〜６ビット目はＣ１〜Ｃ５として出力する。

【００１２】エンベロープ／キーコード生成回路１２
は、外部ＲＡＭ７に書込まれたデータをアクセスするた
めにアドレスＢＡ０〜１１及びエンベロープの演算経過
データ等の書込み信号

【外５】を発生する。それによって外部ＲＡＭ７の音色データ
（エンベロープレート／レベルなど）に基き、発音制御
データ（キーコード、モジュレーションなど）に従っ
て、各チャンネル、各モジュールの振幅エンベロープ又
はピッチ変動を含んだキーコード（以下では合成キーコ
ードと呼ぶ）を生成し、バスＬ０〜１２を介して指数変
換／位相角生成回路１３に時分割に転送する。

【００１３】指数変換／位相角生成回路１３はエンベロ
ープ／キーコード生成回路１２からの振幅エンベロー
プ、合成キーコードを１つの指数変換器を時分割的に共
用することによって指数変換する。指数変換された振幅
エンベロープ（指数エンベロープ）、及び指数変換され
た合成キーコード（周波数情報）は夫々、エンベロープ
レジスタ、周波数情報レジスタに一旦格納される。これ
らは、外部ＲＡＭ７をアクセスして振幅エンベロープ、
合成キーコードを生成し、指数変換するという演算処理
が低速で行なわれ、その後の演算処理が高速で行なわれ
るためのインタフェース用バッファとして使われる。図
５に２つの演算処理の時間関係を示すが、低速演算周期
は高速演算周期の４８倍になっている。これは出力波形
の変化レートが可聴周波数の２倍以上でないといけない
ために波形演算は高速で行なわれ（本実施例では約４０
ＫＨｚ）、それ以外の演算は外部ＲＡＭ７のアクセスに
合わせて低速で行っているからである。

【００１４】エンベロープレジスタに格納された指数エ
ンベロープは高速演算に対応して読出され、波形生成回
路１５にエンベロープＥ０〜１１として転送される。周
波数情報レジスタに格納された周波数情報は、高速演算
に対応して読出され、累算されて位相角データＰ０〜１
１として波形生成回路１５に転送される。

【００１５】波形生成回路１５はＯＣレジスタ１４から
読出されたオペレーションコードＯＣ０〜７に基いて、
指数変換／位相角生成回路１３から転送されるエンベロ
ープＥ０〜１１、位相角データＰ０〜１１に従って楽音
波形Ｏ０〜１５を生成し、ＤＡＣ８へ出力する。

【００１６】図７はエンベロープ／キーコード生成回路
１２の詳細ブロック図で、演算用アドレス生成回路１
６、書込み禁止回路１７、カウンタＢ１８、クロック発
生回路１９、演算用タイミング信号発生回路２０、演算
用制御信号発生回路２１、演算回路２２を備えている。
カウンタＢ１８は図８のように動作するカウンタ１、
２、３の構成としており（図示せず）、カウンタ１（最
下位）の値に応じ、演算用タイミング信号発生回路２
０、演算用アドレス生成回路１６、クロック発生回路１
９、演算用制御信号発生回路２１等によって演算回路２
２は動作フロー（図９）に示すように逐次的に動作す
る。ここで、

【外６】はそれぞれ、演算回路２２のＳレジスタ、Ａレジスタ、
Ａレジスタ上位、Ａレジスタ下位、Ｂレジスタ、Ｂレジ
スタ下位、Ｍレジスタ（図示せず）を意味している。動
作フローにおいて、

【外７】のように対応している。図９のフローで、左側
にある数字はタイミングを意味しており、０〜１１はカ
ウンタ１の値そのもの、

【外８】はカウンタ３の値が８（ピッチの演算）以外の
ときのカウンタ１の値１２〜１９、１２Ｐ〜１９Ｐはカ
ウンタ３の値が８（ピッチの演算）のときのカウンタ１
の値１２〜１９に相当する。

【００１７】それによって、以下のような演算機能を実
行する。エンベロープレート（エンベロープの傾きデータ）
を鍵域又は鍵タッチに対応するデータエンベロープレー
ト変化で変更。エンベロープレベル（エンベロープの各ステップの
目標データ）を鍵域又は鍵タッチに対応するデータエン
ベロープレベル変化で変更。変更されたエンベロープレート、エンベロープレベ
ルに従ってエンベロープを生成。アフタータッチ、ＬＦＯ等に対応する振幅モジュレ
ーションデータを補間し、振幅エンベロープと演算し
て最終的な振幅エンベロープを生成。ベンダー、ＬＦＯ等に対応するピッチモジュレーシ
ョンデータをピッチエンベロープと演算。キーコードとモジュレーション付きのピッチエンベ
ロープを演算し、それと各モジュール毎の周波数比率を
表わす周波数比とを演算し、最終的な合成キーコードを
生成。

【００１８】演算用タイミング記号発生回路２０は図１
０に示すようにカウンタＢ１８の値ＢＣ０〜４、１１及
び演算回路２２からのフラグ信号Ｆ′に応じて演算用タ
イミング信号と指数変換制御回路２３のためのタイミン
グ信号０、５、６、８、１５、１８を発生する。

【００１９】図１１は指数変換制御回路２３の詳細回路
である。指数変換制御回路２３は図１４のタイムチャー
トに示すような信号ＣＮ、ＦＮ、

【外９】、ＤＦ、ＷＥＥ、ＷＥＦ等をカウンタＢ１８の
下位５ビット（カウンタ１）の出力に応じて生成する回
路である。ただし、信号ＷＥＥ、ＷＥＦはカウンタ１の
値が１９のとき発生するクロックＣＫＩによって、カウ
ンタＢ１８の上位７ビット（カウンタ２、３）の値を取
込むＦＦ５１の値０のときのみ発生する。これはエンベ
ロープ／キーコード生成回路１２においてピッチ以外の
演算で生成される振幅エンベロープ、及び合成キーコー
ドを指数変換したもののみをエンベロープレジスタ、及
び周波数情報レジスタに書込むことを意味している。指
数変換制御回路２３は、更に、エンベロープレジスタ、
及び周波数情報レジスタのアドレスＤＡ０〜ＤＡ５を生
成する。アドレスＤＡ０はクロックＣＫＩにより取込む
ＦＦ４５の値である。また、アドレスＤＡ１〜ＤＡ５は
クロックインバータ６３〜７２により信号Ｔ２が０のと
き書込み用アドレスで、カウンタＢ１８の上位７ビット
（カウンタ２、３）の値をクロックＣＫＩで取込むＦＦ
４６〜５０の値、Ｔ２が１のとき、読出し用アドレスで
第６図に示すカウンタＡの２〜６ビット目の値Ｃ１〜５
を選択したものとなっている。すなわち、書込みは、エ
ンベロープ／キーコード生成回路１２のチャンネル、モ
ジュールの値がアドレスとなり、読出しはインタフェー
ス／制御部１１のカウンタＡの値Ｃ１〜Ｃ５がアドレス
となっている。また、エンベロープ開始時等のエンベロ
ープが０になるべき場合に１となる信号Ｅ０をクロック
ＣＫＦによって取込み、ＡＳＴとして出力する。

【００２０】図１２は指数変換／位相角生成回路１３の
ブロック図である。エンベロープ／キーコード生成回路
１２で生成されたエンベロープ及びキーコードはクロッ
クＣＫＥでＦＦ７５に取込まれる。ＦＦ７５の出力は指
数変換回路７６に入力され、指数変換された後、エンベ
ロープ補間回路７７又は周波数情報レジスタ７９へ書込
まれる。エンベロープ補間回路７７では書込まれた指数
変換後のエンベロープを適宜補間して変化幅の小さいエ
ンベロープとし、ＦＦ７８を介して波形生成回路１５へ
Ｅ′０〜１１として出力する。周波数情報レジスタ７９
では書込まれた指数変換後のキーコード、すなわち周波
数情報を適宜読出して、ＦＦ８０を介し、加算器８１、
シフトレジスタ８２からなる累算器に入力して累算す
る。累算されて生成された位相角Ｐ０〜１１は波形生成
回路１５へ出力される。

【００２１】図１３は指数変換回路７６のブロック図で
ある。この指数変換回路７６では、直線データの上位ビ
ットデータを指数粗データメモリで指数データに変換
し、直線データの下位ビットデータを指数細データメモ
リで指数データに変換し、両メモリの出力を乗算するこ
とによって、直線データ（エンベロープ／キーコード生
成回路１２からのエンベロープまたはキーコードＬ２〜
１４）の指数変換値を求めている。図１３の指数粗デー
タＲＯＭ８３が上述の指数粗データメモリに相当する。
ただし、直線データの下位ビットデータの指数変換値
は、上位５ビットがいずれも1.0000であるので（直線デ
ータが１３ビットで下位ビットデータが６ビットの場
合）、固有データである６〜１２ビットだけを指数細デ
ータＲＯＭ８５に記憶させている。シフトレジスタ８４
はパラレルインパラレルアウトのシフトレジスタで信号
ＣＮが“１”のとき、データが入力、それ以外ではクロ
ックＣＫ２毎に左シフトして出力する。シフトレジスタ
８６はパラレルインシリアルアウトのシフトレジスタ
で、信号ＦＮが“１”のときデータ入力、それ以外では
クロックＣＫ２毎に右シフトして出力する。図１４のタ
イムチャートによって、図１３の指数変換回路を説明す
る。タイムチャート上段の“カウンタ１”はエンベロー
プ／キーコード生成回路１２の演算タイミングで、各チ
ャンネル、各モジュール毎にタイミング０〜１９で演算
し、指数変換／位相角生成回路１３はクロックＣＫＥに
よってタイミング１４でエンベロープを、次のチャンネ
ルモジュールの演算時間のタイミング０でキーコードを
取込む。まず、エンベロープの補間（指数変換）につい
て述べる。シフトレジスタ８４はタイミング１８の前半
でＣＮが“１”となり、指数粗データＲＯＭ８３の出力
を取込み、シフトを開始する。すなわち、出力ＥＣ′０
〜２０はタイムチャートの“補間演算”の項に示すよう
に、タイミング１８の後半で０シフト、１９の前半で１
シフト……となる。シフトレジスタ８６は、タイミング
０の後半でＦＮが“１”となり指数細データＲＯＭ８５
の出力を取込み、シフトを開始する。すなわち、タイム
チャートの“ＦＮ”に示すようにタイミング１の前半で
Ｅｆ６、後半でＥｆ５、……のようになる。ゲート回路
８９は制御入力Ｃが０のとき、０を出力し、１のとき入
力データを出力するもので、

【外９】が０のときはナンド８８の出力が１となるので
加算器９１のＢ入力には、ＥＣ′０〜２０が入力され
る。一方、ゲート回路８９の出力は

【外９】が０のときオール０となるので加算器９１のＡ
入力には０が入力され、ＦＦ９２にはＥＣ′０〜２０が
セットされる。シフトレジスタ８６はＦＮが１のとき７
ビットデータがセットされ上位側から順に出力されるの
で、データ７ビットを出力し終ると０を出力し続けるの
でゲート回路８９は、常に０を出力している。したがっ
てタイミング１８の後半でＦＦ９２に取込まれたＥＣ′
０〜２０は保持され続ける。そしてタイミング１の前半
から４の前半までシフトレジスタ８６の出力Ｅｆ６、Ｅ
ｆ５、……Ｅｆ０によってゲート回路８９は制御される
ので演算は以下のようになる。

【００２２】

【外１０】タイミング４の後半から５の前半までは、シ
フトレジスタ８６の出力は０となるからゲート回路８９
の出力は０となり、タイミング４の前半までの演算結果
すなわち、指数変換されたエンベロープが保持されるこ
とになる。したがって、ＦＦ９２の出力はタイミング４
の後半から５の後半まで上述の演算結果となっている。
また、タイミング５の後半では、ＤＦ＝１となるため加
減算器９１のＢ入力はＥＥ′０〜１１となり、減算信号
Ｓが１となるので上述の演算結果である指数変換された
エンベロープＥと前回のエンベロープＥＥ′の差、すな
わち前後のサンプルの差の演算Ｅ−ＥＥ′が行なわれる
ことになる。タイミング６の前半では加減算器９１のＢ
入力はゲート回路８９の出力、すなわち０であるので、
ＦＦ９２の出力はタイミング６でエンベロープ差分値Ｅ
−ＥＥ′となる。キーコードの補間演算（指数変換）も
同様に行なわれるため、ＦＦ９２の出力は、タイミング
４の後半から５まで指数エンベロープＥ、６では差Ｅ−
ＥＥ′、１２の後半から１８までは周波数情報となる。

【００２３】図１５はエンベロープ補間回路７７の詳細
図である。ＦＦ９５はＤＦ＝１のときのＣＫ１でタイム
チャートに示すように指数エンベロープＥを取込む。エ
ンベロープＶレジスタ９６、エンベロープＤレジスタ１
０２はタイミング６で、夫々、ＦＦ９５、ゲート回路１
０１の出力が書込まれる。尚、エンベロープＤレジスタ
１０２は、エンベロープ開始時等の強制的に０にする信
号ＡＳＴが１のときはデータのかわりのオール０を取込
む。図１６にエンベロープＶレジスタの詳細を示す。Ｗ
ＥＥが１のとき（タイミング６）の前半（Ｔ２＝０）で
書込みアドレスＤＡ１〜５によって偶数チャンネル（Ｄ
Ａφ＝０）ならエンベロープＶＥＲＡＭ１１５へ、奇数
チャンネル（ＤＡφ＝１）ならエンベロープＶＯＲＡＭ
１１６へデータＥｘ′９〜２０を書込む。セレクタ１１
８は、Ｔ２が０のときＦＦ１１７の出力を、１のときエ
ンベロープＶＥＲＡＭ１１５の出力を選択する。すなわ
ち、Ｔ２が１のときは読出しアドレスによってエンベロ
ープＶＥＲＡＭから読出されたデータ、Ｔ２が０のとき
はＴ２が１のときの読出しアドレスでエンベロープＶＯ
ＲＡＭ１１６から読出されたデータをＦＦ１１７によっ
て１クロック遅延したデータを読出す。したがってデー
タ

【外１１】はチャンネル０、１、２、……、７の順で各
モジュール毎読出されることになる。また、セレクタ１
１９はＴ２が０のときエンベロープＶＥＲＡＭ１１５か
らのデータ、１のときはＦＦ１１７からのデータを選択
する。すなわち、Ｔ２が０のとき書込みアドレスＤＡ１
〜５によってエンベロープＶＥＲＡＭ１１５から読出さ
れたデータ、Ｔ２が１のときはＴ２が０のときの書込み
アドレスＤＡ１〜５でエンベロープＶＯＲＡＭ１１６か
ら読出されたデータをＦＦ１１７によって１クロック遅
延したデータを読出す。したがってデータＥＥ０〜１１
はＴ２が０なら偶数チャンネル、１なら奇数チャンネル
で、かつ書込みアドレスＤＡ１〜５のデータとなる。

【００２４】図１５のＦＦ９９は、書込みアドレスＤＡ
０が０ならＴ２＝０、１ならＴ２＝１でＥＥ０〜１１を
取込むので図１７のようにデータＥＥ´０〜１１は書込
みアドレスＤＡ０〜５に対応したエンベロープＶレジス
タ９６の前回データということになる。したがって図１
３と図１５の回路はタイムチャート（図１７）のように
動作する。

【００２５】図１８はエンベロープＤレジスタ１０２の
詳細図で、上述のエンベロープＶレジスタ９６と同様に
タイミング６の前半で図１７のようにデータＥ−ＥＥ´
が書込まれる。読出しも上述と同様で読出しアドレス
（Ｔ２＝１のＤＡ１〜５）に応じて読出される。図１５
の４８進カウンタ１０４は８チャンネル８モジュール分
時分割で６４ケの４８進カウンタを構成しており、エン
ベロープデータが２つのレジスタに書込まれる間を補間
するための補間基準データを生成する。これは、図５に
示すように書込み周期（低速）が読出し周期（高速）の
４８倍であるからである。エンベロープＤレジスタ１０
２からは書込まれた

【外１２】も読出されるが６４シフトレジスタ１３８の
出力すなわち前回読出された

【外１２】が１でかつ今回読出された

【外１２】が０のとき４８進カウンタ１０４はリセット
される。したがってエンベロープ開始時等の第１回目の
データがエンベロープレジスタ１０２に書込まれた後の
第１回目の読出し時に４８進カウンタ１０４はリセット
されるので、４８進カウンタは、データの書込みから次
の書込みまでの間を０〜４７までカウントする。変換回
路１０５は上述の０〜４７の値を補間用乗数０〜６３に
割り振るための回路で以下のような変換を行う。 0−63 12−47 24−31 36−15 1−62 13−46 25−30 37−14 2−60 14−44 26−28 38−12 3−59 15−43 27−27 39−11 4−58 16−42 28−26 40−10 5−56 17−40 29−24 41− 8 6−55 18−39 30−23 42− 7 7−54 19−38 31−22 43− 6 8−52 20−36 32−20 44− 4 9−51 21−35 33−19 45− 3 10−50 22−34 34−18 46− 2 11−48 23−32 35−16 47− 0 乗算器１０６は上述の補間乗数とエンベロープＤレジス
タ１０２からの差分データを乗算するもので乗算された
補間データはエンベロープＶレジスタ９６からの現在値
データから減算されて補間が行なわれる。その結果、図
１９に示すようなエンベロープが生成される。図１９で
点線が補間前、実線が補間後のエンベロープである。補
間されたエンベロープＥ′０〜１１は波形生成回路１５
に送られて楽音波形のエンベロープとなる。

【００２６】図２０は図１２の周波数情報レジスタ７９
の詳細図で、図１６のエンベロープＶレジスタ、図１８
のエンベロープＤレジスタと同様に書込み読出し動作が
行なわれる。尚、周波数情報レジスタでは書込みタイミ
ングが、タイミング１５の前半という点で上２つのレジ
スタとは異っている。

【００２７】まとめると、エンベロープ／キーコード生
成回路１２（図７）は、図９のフローで示すように、逐
次的に演算を実行し、タイミング

【外１３】でエンベロープを、また次のチャンネル、モ
ジュールのタイミング０で合成キーコードをバスＬ２〜
１４を介して図１２の指数変換／位相角生成回路１３に
与える。与えられた直線エンベロープまたは直線キーコ
ードは指数変換回路７６により指数変換される。また、
エンベロープについては、変化幅の小さなエンベロープ
に補間する際のパラメータとして、エンベロープの前後
のサンプルの差分データＥ−ＥＥ′が指数変換回路７６
で演算される。指数変換されたエンベロープの現在値は
エンベロープ補間回路７７（図１５）のエンベロープＶ
レジスタ９６に置かれ、差分データはエンベロープＤレ
ジスタ１０２に置かれる。エンベロープの補間のため
に、上記差分データに、低速サンプリング周期内の微小
サンプリング時間（４８進カウンタ１０４のカウント
値）により定められる補間係数（変換回路１０５の出
力）が乗算器１０６で乗算され、それがエンベロープ／
キーコード生成回路１２から与えられ、指数変換されて
いるエンベロープの現在のサンプル値（エンベロープＶ
レジスタ９６の出力）から差し引かれる。この結果、Ｆ
Ｆ１０９の出力、すなわちエンベロープ補間回路７７の
出力は、指数変換された低速のエンベロープの前後のサ
ンプルを密に補間した値をもつ。エンベロープ補間回路
７７の出力、したがって指数変換／位相角生成回路１３
のエンベロープ出力Ｅ′０〜１１は、エンベロープ／キ
ーコード生成回路１２が低速周期で生成する直線エンベ
ロープを指数変換した前回のサンプル値から現在のサン
プル値へ向って徐々に変化していく特性を有し（図１９
の実線参照）、このなめらかな特性の高速エンベロープ
出力Ｅ′０〜１１は波形生成回路１５において楽音波形
を生成する上で好適である。

【００２８】なお、上記実施例では、キーコードについ
ては、聴感上問題がないため、変化幅の小さな周波数情
報への補間処理は行っていないが、所望であれば、キー
コードについてもエンベロープと同様の補間を行うこと
ができる。

【００２９】また、図１５のエンベロープ補間回路で
は、波形生成回路１５が使用するエンベロープのサンプ
リング周波数が、エンベロープ／キーコード生成回路１
２の生成するエンベロープのサンプリング周波数の４８
倍であるところから、この速度比４８に等しい数の補間
を行っているが、例えば、半分の速度比で補間を行って
もよい。要するに、補間値のサンプリング速度は、波形
生成回路１５が生成する楽音に悪影響が生じない範囲で
あれば、実施例よりも遅い速度であってもよい。

【００３０】

【発明の効果】以上説明したように、本発明では、楽音
制御信号生成回路手段を並列動作する複数の専用回路構
造ではなく、逐次的に演算を実行する汎用構造にしてい
るので、回路規模を大幅に縮少することができる。この
構成では楽音制御信号生成回路手段は低速で楽音制御信
号を生成することになるが、この低速楽音制御信号の前
後のサンプルを補間する補間回路手段を設けることによ
り、専用構造の楽音制御信号生成回路手段が生成する高
速の楽音制御信号のサンプル列と同様の補間列を得るこ
とができる。したがって、楽音生成回路手段において、
この補間された高速楽音制御信号をパラメータとして演
算することにより、所望の楽音波形を生成することがで
き、ノイズ等の問題は発生しない。

【図面の簡単な説明】

【図１】本発明の一実施例に係る電子楽器の全体構成
図。

【図２】音源ＬＳＩのブロック図。

【図３】音源ＬＳＩのインタフェース／制御部とエンベ
ロープ／キーコード生成回路による外部ＲＡＭ占有の割
振を示すタイムチャート。

【図４】ＣＰＵから音源ＬＳＩのインタフェース／制御
部に送られるデータと書込制御信号のタイムチャート。

【図５】楽音制御信号生成のための低速演算周期と波形
生成のための高速演算周期とを示すタイムチャート。

【図６】タイミング信号発生回路の発生する各種タイミ
ング信号のタイムチャート。

【図７】エンベロープ／キーコード生成回路のブロック
図。

【図８】カウンタＢのタイムチャート。

【図９】エンベロープ／キーコード生成回路の動作を示
すフローチャート。

【図１０】演算用タイミング信号発生回路の詳細図。

【図１１】指数変換制御回路の詳細図。

【図１２】指数変換／位相角生成回路のブロック図。

【図１３】指数変換回路の詳細図。

【図１４】指数変換回路のタイムチャート。

【図１５】エンベロープ補間回路の詳細図。

【図１６】エンベロープＶレジスタの詳細図。

【図１７】エンベロープ補間回路のタイムチャート。

【図１８】エンベロープＤレジスタの詳細図。

【図１９】補間前のエンベロープと補間後のエンベロー
プを対比して示す図。

【図２０】周波数情報レジスタの詳細図。

【符号の説明】

１２エンベロープ／キーコード生成回路１３指数変換／位相角生成回路１５波形生成回路７６指数変換回路７７エンベロープ補間回路

【外７】

【外８】

Claims

【特許請求の範囲】

【請求項１】演算を逐次的に実行することにより低速
楽音制御信号を生成する汎用構造の楽音制御信号生成回
路手段（１２）と、高速楽音制御信号に基づいて楽音波形を生成する波形生
成回路手段（１５）と、上記低速楽音制御信号の前後のサンプルを密に補間して
上記高速楽音制御信号に変換する補間回路手段（１３；
７７）と、を有することを特徴とする楽音合成装置。
【請求項２】特許請求の範囲第１項記載の楽音合成装
置において、上記楽音制御信号生成回路手段は上記低速
楽音制御信号を直線データで生成し、上記補間回路手段
内に、上記直線データを指数変換する指数変換回路手段
（７６）が含まれ、この指数変換されたデータに対して
補間が行われることを特徴とする楽音合成装置。