JPH0591641A - デイジタル保護リレー装置 - Google Patents

Abstract

(57)【要約】 【目的】ディジタルコンピュータを用いた保護リレー装
置において、リレートリップ信号や保護リレー動作プロ
グラムの異常を表す信号が出力された時これらの信号の
出力の原因を調べて対策を講じると共に保護リレー機能
の復旧を図る必要があり、上記信号出力原因の調査及び
保護リレー機能の復旧の迅速化を図る。 【構成】メモリの内容を容易に読み出すことはできるが
メモリへの書き込みは容易に行えない装置構成とし、か
つ未定義のメモリアドレスにアクセスした場合メモリ読
み出し書き込みプログラムが起動しない該プログラムの
構成とし、かつＲＯＭとＲＡＭの各々に記憶させた同じ
内容のプログラムに従うＣＰＵの各動作を両動作間で切
り換え可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は保護リレー演算等をディ
ジタルコンピュータを用いて行うようにしたディジタル
保護リレー装置、特に、この保護リレー装置からトリッ
プ信号やプログラム異常信号等が出力され場合の原因の
究明や対策を迅速に行うことができる装置に関する。

【０００２】

【従来の技術】図５は従来のディジタル保護リレー装置
１の正面概観図、図６はこのリレー装置１の構成説明図
である。図５及び図６において、２は信号バス、３は、
電力系統４における電圧、電流等の電気量ＡをＰＴ，Ｃ
Ｔ等の電気量検出装置５によって検出して得た少なくと
も一個のアナログ電気信号５ａが入力されかつこの信号
５ａを所定領域の電圧値を有するアナログ電圧信号６ａ
に変換する入力変成器部６と、信号６ａから電力系統４
の定格周波数に等しい周波数の信号を抽出するフィルタ
部７と、フィルタ部７の出力信号を上記電気量Ａを表す
パラレルディジタル信号としての第１データ信号８ａに
変換してこの信号８ａを信号バス２に入力するＡＤ変換
部８とからなるアナログ信号入力部、９は少なくとも一
個の一次ディジタル信号１０が入力されかつこの信号１
０をパラレルディジタル信号としての第２データ信号９
ａに変換してこの信号９ａを信号バス２に出力するディ
ジタル信号入力部で、上述した信号バス２及び信号入力
部３，９はいずれも床１１上に設置された保護リレー装
置１の四角柱状筐体５０内に取り付けられている。１２
はその前面１２ａが筐体５０の正面５０ａに露出するよ
うにして該筐体５０に取り付けられ、かつ前面１２ａか
ら整定操作１３が加えられるとこの操作１３に応じたリ
レー整定値Ｂを表すパラレルディジタル信号としての第
３データ信号１２ｂを信号バス２に出力するリレー整定
部、１４はその前面１４ａが筐体正面５０ａに露出する
ようにして筐体５０に取り付けられ、かつ前面１４ａか
ら第１メモリ読み出し操作１５ａまたはメモリ書き込み
操作１５ｂのいずれかの操作としての第１操作１５が加
えられるとこの操作１５に応じたパラレルディジタル信
号としての第１操作信号１４ｂを信号バス２に出力する
第１操作部、１６はその前面１６ａが筐体正面５０ａに
露出するようにして筐体５０に取り付けられかつ入力さ
れる表示データ信号１６ｂに応じた表示を前面１６ａに
する表示部で、１７は筐体５０内に取り付けられかつ入
力される出力データ信号１７ａに応じた少なくとも一個
の二次ディジタル信号１７ｂを出力するディジタル信号
出力部である。

【０００３】１８は、少なくとも一個のＲＯＭ１９ａか
らなりかつ少なくとも保護リレー動作プログラムＰ１と
このプログラムＰ１におけるプログラム異常Ｐｘの発生
を監視するプログラム異常監視プログラムＰ２とメモリ
読み出し書き込みプログラムＰ３との三個のプログラム
が記憶させられた第１記憶部１９と、少なくとも一個の
ＲＡＭ２０ａからなる第２記憶部２０とが設けられ、か
つ筐体５０内に取り付けられたメモリ部である。そうし
て２１は、筐体５０内に取り付けられ、また第３データ
信号１２ｂがバス２に入力されるとこの信号１２ｂが表
すリレー整定値Ｂを第２記憶部２０に記憶させるリレー
整定値書き込み動作Ｑ３１をバス２を介してかつ前記プ
ログラムＰ３にしたがって行い、また記憶部２０に記憶
させられたリレー整定値Ｂと第１及び第２データ信号８
ａ，９ａとを用いて保護リレー演算を行ってこの演算の
中間段階に得られた少なくとも一個の中間データＤ１と
この演算の最終段階に得られた少なくとも一個の最終デ
ータＤ２とのうち少なくとも前記データＤ２としての保
護リレー演算データＤを記憶部２０に記憶させると共に
このデータＤを表すパラレルディジタル信号としての前
記表示データ信号１６ｂを表示部１６に入力し、さらに
最終データＤ２を表すパラレルディジタル信号としての
前記出力データ信号１７ａをディジタル信号出力部１７
に入力する保護リレー動作Ｑ１をバス２を介してかつ前
記プログラムＰ１にしたがって行い、また前記プログラ
ム異常Ｐｘの発生を検出するとこの異常Ｐｘを表す表示
データ信号１６ｂを表示部１６に入力すると共に異常Ｐ
ｘを表す出力データ信号１７ａをディジタル信号出力部
１７に入力するプログラム異常監視動作Ｑ２をバス２を
介してかつ前記プログラムＰ２にしたがって行い、また
第１操作信号１４ｂがバス２に入力されると、第１操作
１５が第１メモリ読み出し操作１５ａである場合、すべ
てのＲＯＭ１９ａ及びＲＡＭ２０ａにおける各メモリセ
ルのうちの信号１４ｂによって指定されたアドレスを有
するメモリセルにアクセスしてこのメモリセルの記憶内
容を表す表示データ信号１６ｂを表示部１６に入力し、
第１操作１５がメモリ書き込み操作１５ｂである場合、
信号１４ｂによって指定されたアドレスを有する第２記
憶部２０のメモリセルにアクセスしてこのメモリセルに
信号１４ｂによって指定された内容を書き込むメモリ読
み出し書き込み動作Ｑ３をバス２を介してかつ前記プロ
グラムＰ３にしたがって行うディジタルコンピュータに
おける中央演算処理装置としてのＣＰＵである。そうし
て、さらに、前述したディジタル保護リレー装置１は、
上述した筐体５０と信号入力部３及び９とリレー整定部
１２と操作部１４と表示部１６と信号出力部１７とメモ
リ部１８とＣＰＵ２１とを備えた装置である。

【０００４】

【発明が解決しようとする課題】リレー装置１は上述の
ように構成されているので、前記最終データＤ２に応じ
たリレートリップ信号１７ｂ１や前記プログラム異常Ｐ
ｘに応じたプログラム異常信号１７ｂ２が二次ディジタ
ル信号１７ｂとしてディジタル信号出力部１７から出力
されることになり、この信号１７ｂ１を用いて電力系統
４に対する保護を行うことができ、また信号１７ｂ２に
よるかまたは表示部１６の表示によるかしてプログラム
異常の発生を検出することができることが明らかであ
る。そうして、このリレー装置１では信号１７ｂ１を出
力するトリップ動作が発生したりプログラム異常Ｐｘが
発生したりした場合、第１操作部１４にメモリ読み出し
操作１５ａを加えることによってプログラムＰ１、リレ
ー整定値Ｂ、保護リレー演算データＤ等のメモリ部１８
における記憶内容をＣＰＵ２１を介して表示部１６に表
示させて上記トリップ動作やプログラム異常Ｐｘの発生
の原因を追究することができ、また、操作部１４にメモ
リ書き込み操作１５ｂを加えることによってたとえばＣ
ＰＵ２１の保護リレー動作Ｑ１に必要なリレー整定値
Ｂ、データ信号８ａ，９ａの各値のそれぞれに対応した
模擬データを記憶部２０に記憶させ、しかる後ＣＰＵ２
１にこれらの模擬データを用いて上記動作Ｑ１を行わせ
てプログラムＰ１の健全性の確認をすることができるわ
けであるが、この場合、ＣＰＵ２１がアクセスし得る全
アドレス領域のうちの、メモリ部１８に実装されている
ＲＯＭ１９ａまたはＲＡＭ２０ａにおけるメモリセルの
アドレスを一括したアドレス領域としての定義アドレス
領域Ｇ内にないアドレスを操作部１４に第１操作１５を
加えることによってアクセスすることが行われると、Ｃ
ＰＵ２１の逐次歩進動作が停止するなどの該動作に異常
が発生することがある。そうして、また、この場合、操
作信号１４ｂによってＲＡＭ２０ａへの書き込みを行う
ことができるので第２記憶部２０の記憶内容が書き変え
られる恐れがある。したがって、リレー装置１では、リ
レートリップ動作が発生したりプログラム異常Ｐｘが発
生したりした場合、これらに対する原因追求を、この装
置１の取り扱いに詳細な知識を持った者、たとえばメー
カーにおける専門技術者が行わなければならないので、
二次ディジタル信号１７ｂが出力された時の対応動作を
迅速に行うことができないという問題点がある。そうし
て、またこのリレー装置１の場合、プログラム異常Ｐｘ
が生じた時ＲＯＭ１９ａを交換せざる得ないので、前記
異常Ｐｘに対する復旧が迅速に行えないという問題点も
ある。

【０００５】本発明の目的は、ＣＰＵ２１がアクセスし
得る全アドレス領域のうちの上述した定義アドレス領域
Ｇを除く領域として未定義アドレス領域Ｇ＊内のアドレ
スのメモリセルにメモリ読み出し操作またはメモリ書き
込み操作によってアクセスしてもＣＰＵ２１が行うメモ
リ読み出し動作やメモリ書き込み動作が開始されないよ
うにプログラムＰ３を構成し、かつメモリ読み出し操作
は容易に行えるがメモリ書き込み操作は容易に行えない
装置構成とすることによって、ディジタル保護リレー装
置の取り扱いに詳細な知識を持たない者でもリレートリ
ップ動作やプログラム異常Ｐｘの発生原因の追究が気軽
に行えるようにして、二次ディジタル信号１７ｂが出力
された時の対応動作が迅速に行えるようにすることにあ
る。そうして、また、本発明の目的は、上記のプログラ
ム構成及び装置構成を採用するほか、プログラム異常Ｐ
ｘが発生した時ＣＰＵ２１が第２記憶部２０に書き込ま
れた健全な保護リレー動作プログラムにしたがって保護
リレー動作を続行し得るようにして、上記異常Ｐｘに対
する復旧がＲＯＭ１９ａの交換を待つことなく迅速に行
えるようにすることにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、１）信号バスと、電力系統におけ
る電気量を検出して得たアナログ電気信号が少なくとも
一個入力され、かつ前記アナログ電気信号に対して信号
処理を行って前記電気量を表す第１データ信号を前記信
号バスに出力するアナログ信号入力部と、少なくとも一
個の一次ディジタル信号が入力され、かつ前記一次ディ
ジタル信号を表す第２データ信号を前記信号バスに出力
するディジタル信号入力部と、整定操作が加えられると
この整定操作に応じたリレー整定値を表す第３データ信
号を前記信号バスに出力するリレー整定部と、第１メモ
リ読み出し操作またはメモリ書き込み操作のいずれかの
操作としての第１操作が加えられるとこの第１操作に応
じた第１操作信号を前記信号バスに出力する、前記第１
操作の実行を制限する第１操作制限機構が設けられた第
１操作部と、第２メモリ読み出し操作が加えられるとこ
の第２メモリ読み出し操作に応じた第２操作信号を前記
信号バスに出力する第２操作部と、入力される表示デー
タ信号に応じた表示をする表示部と、入力される出力デ
ータ信号に応じた少なくとも一個の二次ディジタル信号
を出力するディジタル信号出力部と、少なくとも一個の
ＲＯＭからなりかつ少なくとも保護リレー動作プログラ
ムとこの保護リレー動作プログラムにおけるプログラム
異常の発生を監視するプログラム異常監視プログラムと
メモリ読み出し書き込みプログラムとが記憶させられた
第１記憶部と、少なくとも一個のＲＡＭからなる第２記
憶部とが設けられたメモリ部と、前記第３データ信号が
前記信号バスに入力されると、該第３データ信号が表す
前記リレー整定値を前記第２記憶部に記憶させるリレー
整定値書き込み動作を、前記信号バスを介してかつ前記
メモリ読み出し書き込みプログラムにしたがって行い、
また前記第２記憶部に記憶させられた前記リレー整定値
と前記第１及び第２データ信号とを用いて保護リレー演
算を行って該保護リレー演算の中間段階に得られた少な
くとも一個の中間データと該保護リレー演算の最終段階
に得られた少なくとも一個の最終データとのうちの少な
くとも前記最終データとしての保護リレー演算データを
前記第２記憶部に記憶させると共に、該保護リレー演算
データを表す前記表示データ信号を前記表示部に入力
し、さらに前記最終データを表す前記出力データ信号を
前記ディジタル信号出力部に入力する保護リレー動作
を、前記信号バスを介してかつ前記保護リレー動作プロ
グラムにしたがって行い、また前記プログラム異常の発
生を検出すると、このプログラム異常を表す前記表示デ
ータ信号を前記表示部に入力すると共に前記プログラム
異常を表す前記出力データ信号を前記ディジタル信号出
力部に入力するプログラム異常監視動作を、前記信号バ
スを介してかつ前記プログラム異常監視プログラムにし
たがって行い、また前記第１操作信号が前記信号バスに
入力されると、前記第１操作が前記第１メモリ読み出し
操作である場合、すべての前記ＲＯＭ及び前記ＲＡＭに
おける各メモリセルのうちの前記第１操作信号によって
指定されたアドレスを有する前記メモリセルにアクセス
してこのメモリセルの記憶内容を表す前記表示データ信
号を前記表示部に入力し、前記第１操作が前記メモリ書
き込み操作である場合、前記第１操作信号によって指定
された前記アドレスを有する前記メモリセルにアクセス
してこのメモリセルに前記第１操作信号によって指定さ
れた内容を書き込むメモリ読み出し書き込み動作を、前
記信号バスを介してかつ前記メモリ読み出し書き込みプ
ログラムにしたがって行い、また前記第２操作信号が前
記信号バスに入力されると、この第２操作信号によって
指定された前記アドレスを有する前記メモリセルにアク
セスしてこのメモリセルの記憶内容を表す前記表示デー
タ信号を前記表示部に入力するメモリ読み出し動作を、
前記信号バスを介してかつ前記メモリ読み出し書き込み
プログラムにしたがって行うＣＰＵとを備え、前記第１
乃至第３データ信号、前記第１及び第２操作信号、前記
表示データ信号及び前記出力データ信号はすべてパラレ
ルディジタル信号であり、また前記メモリ読み出し書き
込みプログラムは、前記第１または第２操作信号によっ
て指定された前記アドレスが前記ＣＰＵがアクセスし得
る全アドレス領域のうちの前記メモリ部に実装されてい
る前記ＲＯＭまたはＲＡＭにおける前記メモリセルの前
記アドレスを一括したアドレス領域としての定義アドレ
ス領域の外にある場合前記ＣＰＵが前記メモリ読み出し
書き込み動作または前記メモリ読み出し動作を開始しな
いようにしたプログラムであるようにディジタル保護リ
レー装置を構成し、また２）上記１）項に記載の保護リ
レー装置において、メモリ書き込み信号かまたは第１動
作モード切換指令信号かのいずれかの信号としての応急
処置一次信号が入力されるとこの応急処置一次信号に応
じた応急処置二次信号を信号バスに出力するインターフ
ェースと、動作モード切換指令操作が加えられるとこの
動作モード切換指令操作に応じた第３操作信号を前記信
号バスに出力する第３操作部とを付加し、かつ第１記憶
部に動作モード切換プログラムを追加して記憶させ、か
つＣＰＵがメモリ書き込み動作と第１動作モード切換動
作と第２保護リレー動作とを付加的に実行するディジタ
ル保護リレー装置であって、前記メモリ書き込み動作
は、前記信号バスに前記応急処置二次信号が入力される
と、該応急処置二次信号が前記メモリ書き込み信号に応
じた信号である場合この応急処置二次信号によって指定
された内容を前記信号バスを介してかつ前記第１記憶部
におけるメモリ読み出し書き込みプログラムにしたがっ
て第２記憶部に書き込む動作であり、前記第１動作モー
ド切換動作は、前記ＣＰＵが前記第１記憶部における保
護リレー動作プログラムにしたがう保護リレー動作を実
行している状態としての第１動作モード状態にある時に
前記第１動作モード切換指令信号に対応した前記応急処
置二次信号かまたは前記第３操作信号かまたは一次ディ
ジタル信号としての第２動作モード切換指令信号に対応
した第２データ信号としての動作モード切換データ信号
のいずれかの信号としての動作モード切換信号が前記信
号バスに入力されかつこの動作モード切換信号が前記Ｃ
ＰＵが前記第１動作モード状態から第２動作モード状態
に切り換わることを指令する信号であると、前記第２記
憶部に前記メモリ書き込み動作によって第２保護リレー
動作プログラムが書き込まれていることを確認した後前
記ＣＰＵが前記第２動作モード状態に切り換わる動作を
前記信号バスを介してかつ前記動作モード切換プログラ
ムにしたがって行う動作であり、前記第２動作モード状
態は、前記ＣＰＵが前記信号バスを介してかつ前記第２
保護リレー動作プログラムにしたがって前記第２保護リ
レー動作を実行する該ＣＰＵの動作状態であり、前記第
２保護リレー動作は、前記ＣＰＵが前記第２動作モード
状態にある時に前記動作モード切換信号が前記信号バス
に入力されかつこの動作モード切換信号が前記ＣＰＵが
前記第２動作モード状態から前記第１動作モード状態に
切り換わることを指令する信号であると、前記ＣＰＵが
直ちに前記第１動作モード状態になる第２動作モード切
換動作と、前記保護リレー動作と同じ動作内容の基本保
護リレー動作とからなる動作を前記信号バスを介してか
つ前記第２保護リレー動作プログラムにしたがって行う
動作であるようにディジタル保護リレー装置を構成す
る。

【０００７】

【作用】上記のように構成すると、インターフェースと
第３操作部とを付加しないディジタル保護リレー装置で
は、第１または第２操作信号によって指定されたメモリ
セルのアドレスが未定義アドレス領域Ｇ＊内にある場合
ＣＰＵがメモリ読み出し書き込み動作またはメモリ読み
出し動作を開始しないようにメモリ読み出し書き込みプ
ログラムが構成されており、かつメモリ書き込み機能を
持った第１操作部に第１操作制限機構が設けられていて
メモリ書き込み機能を持たない第２操作部には第２メモ
リ読み出し操作を制限する機構が設けられていないの
で、この保護リレー装置の取り扱いに詳細な知識を持た
ない者でも二次ディジタル信号の出力原因の追究が気軽
に行なえることになって、この二次ディジタル信号の出
力に対する対応動作を迅速に行うことができることにな
る。そうして、また、インターフェースと第３操作部と
を付加したディジタル保護リレー装置では、第１記憶部
に付加的に記憶させられた動作モード切換プログラムに
よって、ＣＰＵを、メモリ書き込み信号によりインター
フェースを介して第２記憶部に書き込まれた第２保護リ
レープログラムにしたがう第２動作モード状態に移行さ
せることができるので、第２保護リレー動作プログラム
を第２記憶部に予め書き込んでおくかまたはプログラム
異常Ｐｘが発生した後書き込むことによって、該異常Ｐ
ｘが発生した時ＣＰＵにＲＯＭの交換を待つことなく保
護リレー動作と同じ動作内容の基本保護リレー動作を行
わせることができることになって、二次ディジタル信号
の出力に対する対応動作のほかプログラム異常Ｐｘに対
する復旧も迅速に行うことができることになる。

【０００８】

【実施例】図１は本発明の一実施例としてのディジタル
保護リレー装置２２の構成説明図、図２は保護リレー装
置２２の正面概観図で、両図において図５及び図６に示
したところと異なるところは、第１操作１５が加えられ
ることによって第１操作信号１４ｂを出力する、前述の
第１操作部１４と全く同じ機能を有する第１操作部２３
が、筐体５０内に収容されていて、筐体正面５０ａを構
成しかつ施錠によって開閉が制限された筐体５０の前面
扉５０ｂを開かないと第１操作１５を加えることができ
ないようになっていることと、前面２４ａが筐体正面５
０ａに露出するようにして筐体５０に取り付けられ、か
つ前面２４ａから第２メモリ読み出し操作２５が加えら
れるとこの操作２５に応じたパラレルディジタル信号と
しての第２操作信号２４ｂを信号バス２に出力する第２
操作部２４が設けられていることであり、また、前述の
メモリ部１８に対応したメモリ部２６が設けられてい
て、このメモリ部２６が、少なくとも一個のＲＯＭ１９
ａからなりかつ少なくとも保護リレー動作プログラムＰ
１とプログラム異常監視プログラムＰ２と前述のプログ
ラムＰ３に対応したメモリ読み出し書き込みプログラム
Ｐ４との三個のプログラムが記憶させられた第１記憶部
２７と前述の第２記憶部２０とで構成されており、さら
に、前述のＣＰＵ２１に対応したＣＰＵ２８が、記憶部
２７に記憶させられたプログラムＰ１及びＰ２のそれぞ
れにもとづく保護リレー動作Ｑ１及びプログラム異常監
視動作Ｑ２と、前述のメモリ読み出し書き込み動作Ｑ３
及びリレー整定値書き込み動作Ｑ３１のそれぞれと全く
同じ動作としてのそれぞれが上記プログラムＰ４にもと
づくメモリ読み出し書き込み動作Ｑ４及びリレー整定値
書き込み動作Ｑ４１とを行うほか、メモリ読み出し動作
Ｑ４２をも行うようになっていることである。そうし
て、ここに、上記動作Ｑ４２は第２操作信号２４ｂがバ
ス２に入力されるとメモリ部２６に設けたすべてのＲＯ
Ｍ１９ａ及びＲＡＭ２０ａにおけるメモリセルのうちの
信号２４ｂによって指定されたアドレスを有するメモリ
セルにアクセスしてこのメモリセルの記憶内容を表す表
示データ信号１６ｂを表示部１６に入力する動作を信号
バス２を介してかつ上記プログラムＰ４にしたがって行
う動作であり、また上述のメモリ読み出し書き込みプロ
グラムＰ４は、第１及び第２操作信号１４ｂ，２４ｂに
よって指定された上記アドレスがＣＰＵ２８にとって未
定義のアドレス領域Ｇ＊内のアドレスである場合ＣＰＵ
２８がメモリ読み出し書き込み動作Ｑ４及びメモリ読み
出し動作Ｑ４２を開始しないようにしたプログラムであ
る。ディジタル保護リレー装置２２は上述のように構成
されていて、ＣＰＵ２８にとって未定義のアドレス領域
Ｇ＊内にあるアドレスのメモリセルに操作信号１４ｂ，
２４ｂによってアクセスした時上述の動作Ｑ４，Ｑ４２
が開始されることがなく、またメモリ書き込み機能を持
たない操作部２４に対してはメモリ読み出し操作２５を
容易に加えることができるがメモリ書き込み機能を持っ
た操作部２３に対しては第１操作１５を容易に加えるこ
とができないので、したがって、この保護リレー装置２
２は二次デジタル信号１７ｂの出力原因の追究が気軽に
行えて該信号１７ｂの出力に対する対応動作を迅速に行
うことができるリレー装置であるということになる。

【０００９】図３はディジタル保護リレー装置２２とは
異なる本発明実施例としてのディジタル保護リレー装置
２９の構成説明図、図４は該リレー装置２９の正面概観
図である。そうして、両図において、図１及び図２と異
なるところは、メモリ書き込み信号３０ａかまたは第１
動作モード切換指令信号３０ｂかのいずれかの信号とし
ての応急処置一次信号３０が入力されるとこの信号３０
に応じたパラレルディジタル信号としての応急処置二次
信号３１ａを信号バス２に出力するインターフェース３
１が、信号３０を筐体５０の外部から容易に入力し得る
ように該筐体５０に取り付けられていることと、前面３
２ａが筐体正面５０ａに露出するようにして筐体５０に
取り付けられかつ前面３２ａから動作モード切換指令操
作３３が加えられるとこの操作３３に応じたパラレルデ
ィジタル信号としての第３操作信号３２ｂを信号バス２
に出力する第３操作部３２が設けられていることであ
り、また、図１及び図２のメモリ部２６に対応したメモ
リ部３４が設けられていて、このメモリ部３４が、少な
くとも一個のＲＯＭ１９ａからなりかつ少なくとも前述
の各プログラムＰ１，Ｐ２及びＰ４と動作モード切換プ
ログラムＰ５との四個のプログラムが記憶させられた第
１記憶部３５と前述の第２記憶部２０とで構成されてお
り、さらに、上述のＣＰＵ２８に対応したＣＰＵ３６
が、記憶部３５に記憶させられたプログラムＰ１，Ｐ２
及びＰ４のそれぞれにもとづく前述の動作Ｑ１，Ｑ２，
Ｑ４，Ｑ４１，Ｑ４２を行うほか、メモリ書き込み動作
Ｑ４３、第１動作モード切換動作Ｑ５及び第２保護リレ
ー動作Ｑ６をも行うようになっていることである。そう
して、ここに、上記メモリ書き込み動作Ｑ４３は、バス
２に応急処置二次信号３１ａが入力されると、この信号
３１ａがメモリ書き込み信号３０ａに応じた信号である
場合、信号３１ａによって指定された内容をバス２を介
してかつ記憶部３５におけるメモリ読み出し書き込みプ
ログラムＰ４にしたがって第２記憶部２０に書き込む動
作であり、また上記第１動作モード切換動作Ｑ５は、Ｃ
ＰＵ３６が記憶部３５における保護リレー動作プログラ
ムＰ１にしたがう保護リレー動作Ｑ１を実行している状
態としての第１動作モード状態にある時に第１動作モー
ド切換指令信号３０ｂに対応した二次信号３１ａかまた
は第３操作信号３２ｂかまたは一次ディジタル信号１０
としての第２動作モード切換指令信号１０ａに対応した
第２データ信号９ａとしての動作モード切換データ信号
９ａ１のいずれかの信号としての動作モード切換信号３
７がバス２に入力されかつこの信号３７がＣＰＵ３６が
上記第１動作モード状態から第２動作モード状態に切り
換わることを指令する信号であると、記憶部２０に前述
のメモリ書き込み動作Ｑ４３によって第２保護リレー動
作プログラムＰ６が書き込まれていることを確認した後
ＣＰＵ３６が第２動作モード状態に切り換わる動作を信
号バス２を介してかつ動作モード切換プログラムＰ５に
したがって行う動作である。そうして、前記第２動作モ
ード状態は、ＣＰＵ３６がバス２を介してかつ上記第２
保護リレー動作プログラムＰ６にしたがって上述の第２
保護リレー動作Ｑ６を実行する該ＣＰＵ３６の動作状態
であり、また第２保護リレー動作Ｑ６は、ＣＰＵ３６が
第２動作モード状態にある時に動作モード切換信号３７
がバス２に入力されかつこの信号３７がＣＰＵ３６が第
２動作モード状態から第１動作モード状態に切り換わる
ことを指令する信号であるとＣＰＵ３６が直ちに第１動
作モード状態になる第２動作モード切換動作Ｑ６１と、
前述の保護リレー動作Ｑ１と同じ動作内容の基本保護リ
レー動作Ｑ６２とからなる動作を、バス２を介してかつ
記憶部２０に記憶させられた第２保護リレー動作プログ
ラムＰ６にしたがって行う動作である。保護リレー装置
２９は上述のように構成されているので、このリレー装
置２９が、保護リレー装置２２と同様に、二次ディジタ
ル信号１７ｂの出力に対する対応動作を迅速に行うこと
ができる装置となっていることは明らかであり、またこ
の装置２９においては、第２保護リレー動作プログラム
Ｐ６をＣＰＵ３６のメモリ書き込み動作Ｑ４３によって
第２記憶部２０に予め書き込んでおくかまたはプログラ
ム異常Ｐｘが発生した後書き込むことを行い、かつ前記
異常Ｐｘが発生した時第１動作モード切換動作Ｑ５によ
ってＣＰＵ３６を第１動作モード状態から第２動作モー
ド状態にすると、異常Ｐｘが生じていてもＣＰＵ３６が
直ちに保護リレー動作Ｑ１と同じ動作内容の基本保護リ
レー動作Ｑ６２を行うことになるので、したがって、こ
の保護リレー装置２９がＲＯＭ１９ａの交換を待つこと
なくプログラム異常Ｐｘに対する復旧を迅速に行うこと
ができる装置となっていることがまた明らかである。

【００１０】

【発明の効果】上述したように、本発明においては、
１）信号バスと、電力系統における電気量を検出して得
たアナログ電気信号が少なくとも一個入力され、かつこ
のアナログ電気信号に対して信号処理を行って前記電気
量を表す第１データ信号を信号バスに出力するアナログ
信号入力部と、少なくとも一個の一次ディジタル信号が
入力され、かつこの一次ディジタル信号を表す第２デー
タ信号を信号バスに出力するディジタル信号入力部と、
整定操作が加えられるとこの整定操作に応じたリレー整
定値を表す第３データ信号を信号バスに出力するリレー
整定部と、第１メモリ読み出し操作またはメモリ書き込
み操作のいずれかの操作としての第１操作が加えられる
とこの第１操作に応じた第１操作信号を信号バスに出力
する、前記第１操作の実行を制限する第１操作制限機構
が設けられた第１操作部と、第２メモリ読み出し操作が
加えられるとこの第２メモリ読み出し操作に応じた第２
操作信号を信号バスに出力する第２操作部と、入力され
る表示データ信号に応じた表示をする表示部と、入力さ
れる出力データ信号に応じた少なくとも一個の二次ディ
ジタル信号を出力するディジタル信号出力部と、少なく
とも一個のＲＯＭからなりかつ少なくとも保護リレー動
作プログラムとこの保護リレー動作プログラムにおける
プログラム異常の発生を監視するプログラム異常監視プ
ログラムとメモリ読み出し書き込みプログラムとが記憶
させられた第１記憶部と、少なくとも一個のＲＡＭから
なる第２記憶部とが設けられたメモリ部と、第３データ
信号が信号バスに入力されると、該第３データ信号が表
すリレー整定値を第２記憶部に記憶させるリレー整定値
書き込み動作を、信号バスを介してかつメモリ読み出し
書き込みプログラムにしたがって行い、また第２記憶部
に記憶させられたリレー整定値と第１及び第２データ信
号とを用いて保護リレー演算を行って該保護リレー演算
の中間段階に得られた少なくとも一個の中間データと該
保護リレー演算の最終段階に得られた少なくとも一個の
最終データとのうちの少なくとも前記最終データとして
の保護リレー演算データを第２記憶部に記憶させると共
に、該保護リレー演算データを表す表示データ信号を表
示部に入力し、さらに前記最終データを表す出力データ
信号をディジタル信号出力部に入力する保護リレー動作
を、信号バスを介してかつ保護リレー動作プログラムに
したがって行い、また前記プログラム異常の発生を検出
すると、このプログラム異常を表す表示データ信号を表
示部に入力すると共にプログラム異常を表す出力データ
信号をディジタル信号出力部に入力するプログラム異常
監視動作を、信号バスを介してかつプログラム異常監視
プログラムにしたがって行い、また第１操作信号が信号
バスに入力されると、第１操作が第１メモリ読み出し操
作である場合、すべてのＲＯＭ及びＲＡＭにおける各メ
モリセルのうちの第１操作信号によって指定されたアド
レスを有するメモリセルにアクセスしてこのメモリセル
の記憶内容を表す表示データ信号を表示部に入力し、第
１操作がメモリ書き込み操作である場合、第１操作信号
によって指定されたアドレスを有するメモリセルにアク
セスしてこのメモリセルに第１操作信号によって指定さ
れた内容を書き込むメモリ読み出し書き込み動作を、信
号バスを介してかつメモリ読み出し書き込みプログラム
にしたがって行い、また第２操作信号が信号バスに入力
されると、この第２操作信号によって指定されたアドレ
スを有するメモリセルにアクセスしてこのメモリセルの
記憶内容を表す表示データ信号を表示部に入力するメモ
リ読み出し動作を、信号バスを介してかつメモリ読み出
し書き込みプログラムにしたがって行うＣＰＵとを備
え、第１乃至第３データ信号、第１及び第２操作信号、
表示データ信号及び出力データ信号はすべてパラレルデ
ィジタル信号であり、またメモリ読み出し書き込みプロ
グラムは、第１または第２操作信号によって指定された
アドレスがＣＰＵがアクセスし得る全アドレス領域のう
ちのメモリ部に実装されているＲＯＭまたはＲＡＭにお
けるメモリセルのアドレスを一括したアドレス領域とし
ての定義アドレス領域の外にある場合ＣＰＵがメモリ読
み出し書き込み動作またはメモリ読み出し動作を開始し
ないようにしたプログラムであるようにディジタル保護
リレー装置を構成し、また２）上記１）項に記載の保護
リレー装置において、メモリ書き込み信号かまたは第１
動作モード切換指令信号かのいずれかの信号としての応
急処置一次信号が入力されるとこの応急処置一次信号に
応じた応急処置二次信号を信号バスに出力するインター
フェースと、動作モード切換指令操作が加えられるとこ
の動作モード切換指令操作に応じた第３操作信号を信号
バスに出力する第３操作部とを付加し、かつ第１記憶部
に動作モード切換プログラムを追加して記憶させ、かつ
ＣＰＵがメモリ書き込み動作と第１動作モード切換動作
と第２保護リレー動作とを付加的に実行するディジタル
保護リレー装置であって、メモリ書き込み動作は、信号
バスに応急処置二次信号が入力されると、該応急処置二
次信号がメモリ書き込み信号に応じた信号である場合こ
の応急処置二次信号によって指定された内容を信号バス
を介してかつ第１記憶部におけるメモリ読み出し書き込
みプログラムにしたがって第２記憶部に書き込む動作で
あり、第１動作モード切換動作は、ＣＰＵが第１記憶部
における保護リレー動作プログラムにしたがう保護リレ
ー動作を実行している状態としての第１動作モード状態
にある時に第１動作モード切換指令信号に対応した応急
処置二次信号かまたは第３操作信号かまたは一次ディジ
タル信号としての第２動作モード切換指令信号に対応し
た第２データ信号としての動作モード切換データ信号の
いずれかの信号としての動作モード切換信号が信号バス
に入力されかつこの動作モード切換信号がＣＰＵが第１
動作モード状態から第２動作モード状態に切り換わるこ
とを指令する信号であると、第２記憶部にメモリ書き込
み動作によって第２保護リレー動作プログラムが書き込
まれていることを確認した後ＣＰＵが第２動作モード状
態に切り換わる動作を信号バスを介してかつ動作モード
切換プログラムにしたがって行う動作であり、第２動作
モード状態は、ＣＰＵが信号バスを介してかつ第２保護
リレー動作プログラムにしたがって第２保護リレー動作
を実行する該ＣＰＵの動作状態であり、第２保護リレー
動作は、ＣＰＵが第２動作モード状態にある時に動作モ
ード切換信号が信号バスに入力されかつこの動作モード
切換信号がＣＰＵが第２動作モード状態から第１動作モ
ード状態に切り換わることを指令する信号であると、Ｃ
ＰＵが直ちに第１動作モード状態になる第２動作モード
切換動作と、前記保護リレー動作と同じ動作内容の基本
保護リレー動作とからなる動作を信号バスを介してかつ
第２保護リレー動作プログラムにしたがって行う動作で
あるようにディジタル保護リレー装置を構成した。

【００１１】このため上記のように構成すると、インタ
ーフェースと第３操作部とを付加しないディジタル保護
リレー装置では、第１または第２操作信号によって指定
されたメモリセルのアドレスが未定義アドレス領域Ｇ＊
内にある場合ＣＰＵがメモリ読み出し書き込み動作また
はメモリ読み出し動作を開始しないようにメモリ読み出
し書き込みプログラムが構成されており、かつメモリ書
き込み機能を持った第１操作部に第１操作制限機構が設
けられていてメモリ書き込み機能を持たない第２操作部
には第２メモリ読み出し操作を制限する機構が設けられ
ていないので、この保護リレー装置の取り扱いに詳細な
知識を持たない者でも二次ディジタル信号の出力原因の
追究が気軽に行なえることになって、この二次ディジタ
ル信号の出力に対する対応動作を迅速に行うことができ
ることになる。そうして、また、インターフェースと第
３操作部とを付加したディジタル保護リレー装置では、
第１記憶部に付加的に記憶させられた動作モード切換プ
ログラムによって、ＣＰＵを、メモリ書き込み信号によ
りインターフェースを介して第２記憶部に書き込まれた
第２保護リレープログラムにしたがう第２動作モード状
態に移行させることができるので、第２保護リレー動作
プログラムを第２記憶部に予め書き込んでおくかまたは
プログラム異常Ｐｘが発生した後書き込むことによっ
て、該異常Ｐｘが発生した時ＣＰＵにＲＯＭの交換を待
つことなく保護リレー動作と同じ動作内容の基本保護リ
レー動作を行わせることができることになって、二次デ
ィジタル信号の出力に対する対応動作のほかプログラム
異常Ｐｘに対する復旧も迅速に行うことができることに
なり、したがって、本発明にはディジタル保護リレー装
置の信頼性が向上する効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図

【図２】図１に示した実施例の正面概観図

【図３】図１に実施例を示した本発明とは別の本発明の
一実施例の構成説明図

【図４】図３に示した実施例の正面概観図

【図５】従来ディジタル保護リレー装置の正面概観図

【図６】図５に示したディジタル保護リレー装置の構成
説明図

【符号の説明】

２ 信号バス ３ アナログ信号入力部 ４ 電力系統 ５ａ アナログ電気信号 ８ａ 第１データ信号 ９ ディジタル信号入力部 ９ａ 第２データ信号 ９ａ１ 動作モード切換データ信号 １０ 一次ディジタル信号 １０ａ 第２動作モード切換指令信号 １２ リレー整定部 １２ｂ 第３データ信号 １３ 整定操作 １４ｂ 第１操作信号 １５ 第１操作 １５ａ 第１メモリ読み出し操作 １５ｂ メモリ書き込み操作 １６ 表示部 １６ｂ 表示データ信号 １７ ディジタル信号出力部 １７ａ 出力データ信号 １７ｂ 二次ディジタル信号 １９ａ ＲＯＭ ２０ 第２記憶部 ２０ａ ＲＡＭ ２２ ディジタル保護リレー装置 ２３ 第１操作部 ２４ 第２操作部 ２４ｂ 第２操作信号 ２５ 第２メモリ読み出し操作 ２６ メモリ部 ２７ 第１記憶部 ２８ ＣＰＵ ２９ ディジタル保護リレー装置 ３０ 応急処置一次信号 ３０ａ メモリ書き込み信号 ３０ｂ 第１動作モード切換指令信号 ３１ インターフェース ３１ａ 応急処置二次信号 ３２ 第３操作部 ３２ｂ 第３操作信号 ３３ 動作モード切換指令操作 ３４ メモリ部 ３５ 第１記憶部 ３６ ＣＰＵ ３７ 動作モード切換信号 ５０ｂ 前面扉（第１操作制限機構） Ａ 電気量 Ｂ リレー整定値

Claims (2)

【特許請求の範囲】
1. 【請求項１】信号バスと、 電力系統における電気量を検出して得たアナログ電気信
   号が少なくとも一個入力され、かつ前記アナログ電気信
   号に対して信号処理を行って前記電気量を表す第１デー
   タ信号を前記信号バスに出力するアナログ信号入力部
   と、 少なくとも一個の一次ディジタル信号が入力され、かつ
   前記一次ディジタル信号を表す第２データ信号を前記信
   号バスに出力するディジタル信号入力部と、 整定操作が加えられるとこの整定操作に応じたリレー整
   定値を表す第３データ信号を前記信号バスに出力するリ
   レー整定部と、 第１メモリ読み出し操作またはメモリ書き込み操作のい
   ずれかの操作としての第１操作が加えられるとこの第１
   操作に応じた第１操作信号を前記信号バスに出力する、
   前記第１操作の実行を制限する第１操作制限機構が設け
   られた第１操作部と、 第２メモリ読み出し操作が加えられるとこの第２メモリ
   読み出し操作に応じた第２操作信号を前記信号バスに出
   力する第２操作部と、 入力される表示データ信号に応じた表示をする表示部
   と、 入力される出力データ信号に応じた少なくとも一個の二
   次ディジタル信号を出力するディジタル信号出力部と、 少なくとも一個のＲＯＭからなりかつ少なくとも保護リ
   レー動作プログラムとこの保護リレー動作プログラムに
   おけるプログラム異常の発生を監視するプログラム異常
   監視プログラムとメモリ読み出し書き込みプログラムと
   が記憶させられた第１記憶部と、少なくとも一個のＲＡ
   Ｍからなる第２記憶部とが設けられたメモリ部と前記第
   ３データ信号が前記信号バスに入力されると、該第３デ
   ータ信号が表す前記リレー整定値を前記第２記憶部に記
   憶させるリレー整定値書き込み動作を、前記信号バスを
   介してかつ前記メモリ読み出し書き込みプログラムにし
   たがって行い、 また前記第２記憶部に記憶させられた前記リレー整定値
   と前記第１及び第２データ信号とを用いて保護リレー演
   算を行って該保護リレー演算の中間段階に得られた少な
   くとも一個の中間データと該保護リレー演算の最終段階
   に得られた少なくとも一個の最終データとのうちの少な
   くとも前記最終データとしての保護リレー演算データを
   前記第２記憶部に記憶させると共に、該保護リレー演算
   データを表す前記表示データ信号を前記表示部に入力
   し、さらに前記最終データを表す前記出力データ信号を
   前記ディジタル信号出力部に入力する保護リレー動作
   を、前記信号バスを介してかつ前記保護リレー動作プロ
   グラムにしたがって行い、 また前記プログラム異常の発生を検出すると、このプロ
   グラム異常を表す前記表示データ信号を前記表示部に入
   力すると共に前記プログラム異常を表す前記出力データ
   信号を前記ディジタル信号出力部に入力するプログラム
   異常監視動作を、前記信号バスを介してかつ前記プログ
   ラム異常監視プログラムにしたがって行い、 また前記第１操作信号が前記信号バスに入力されると、
   前記第１操作が前記第１メモリ読み出し操作である場
   合、すべての前記ＲＯＭ及び前記ＲＡＭにおける各メモ
   リセルのうちの前記第１操作信号によって指定されたア
   ドレスを有する前記メモリセルにアクセスしてこのメモ
   リセルの記憶内容を表す前記表示データ信号を前記表示
   部に入力し、前記第１操作が前記メモリ書き込み操作で
   ある場合、前記第１操作信号によって指定された前記ア
   ドレスを有する前記メモリセルにアクセスしてこのメモ
   リセルに前記第１操作信号によって指定された内容を書
   き込むメモリ読み出し書き込み動作を、前記信号バスを
   介してかつ前記メモリ読み出し書き込みプログラムにし
   たがって行い、 また前記第２操作信号が前記信号バスに入力されると、
   この第２操作信号によって指定された前記アドレスを有
   する前記メモリセルにアクセスしてこのメモリセルの記
   憶内容を表す前記表示データ信号を前記表示部に入力す
   るメモリ読み出し動作を、前記信号バスを介してかつ前
   記メモリ読み出し書き込みプログラムにしたがって行う
   ＣＰＵとを備え、前記第１乃至第３データ信号、前記第
   １及び第２操作信号、前記表示データ信号及び前記出力
   データ信号はすべてパラレルディジタル信号であり、ま
   た前記メモリ読み出し書き込みプログラムは、前記第１
   または第２操作信号によって指定された前記アドレスが
   前記ＣＰＵがアクセスし得る全アドレス領域のうちの前
   記メモリ部に実装されている前記ＲＯＭまたはＲＡＭに
   おける前記メモリセルの前記アドレスを一括したアドレ
   ス領域としての定義アドレス領域の外にある場合前記Ｃ
   ＰＵが前記メモリ読み出し書き込み動作または前記メモ
   リ読み出し動作を開始しないようにしたプログラムであ
   ることを特徴とするディジタル保護リレー装置。
2. 【請求項２】請求項１に記載の保護リレー装置におい
   て、メモリ書き込み信号かまたは第１動作モード切換指
   令信号かのいずれかの信号としての応急処置一次信号が
   入力されるとこの応急処置一次信号に応じた応急処置二
   次信号を信号バスに出力するインターフェースと、動作
   モード切換指令操作が加えられるとこの動作モード切換
   指令操作に応じた第３操作信号を前記信号バスに出力す
   る第３操作部とを付加し、かつ第１記憶部に動作モード
   切換プログラムを追加して記憶させ、かつＣＰＵがメモ
   リ書き込み動作と第１動作モード切換動作と第２保護リ
   レー動作とを付加的に実行するディジタル保護リレー装
   置であって、 前記メモリ書き込み動作は、前記信号バスに前記応急処
   置二次信号が入力されると、該応急処置二次信号が前記
   メモリ書き込み信号に応じた信号である場合この応急処
   置二次信号によって指定された内容を前記信号バスを介
   してかつ前記第１記憶部におけるメモリ読み出し書き込
   みプログラムにしたがって第２記憶部に書き込む動作で
   あり、 前記第１動作モード切換動作は、前記ＣＰＵが前記第１
   記憶部における保護リレー動作プログラムにしたがう保
   護リレー動作を実行している状態としての第１動作モー
   ド状態にある時に前記第１動作モード切換指令信号に対
   応した前記応急処置二次信号かまたは前記第３操作信号
   かまたは一次ディジタル信号としての第２動作モード切
   換指令信号に対応した第２データ信号としての動作モー
   ド切換データ信号のいずれかの信号としての動作モード
   切換信号が前記信号バスに入力されかつこの動作モード
   切換信号が前記ＣＰＵが前記第１動作モード状態から第
   ２動作モード状態に切り換わることを指令する信号であ
   ると、前記第２記憶部に前記メモリ書き込み動作によっ
   て第２保護リレー動作プログラムが書き込まれているこ
   とを確認した後前記ＣＰＵが前記第２動作モード状態に
   切り換わる動作を前記信号バスを介してかつ前記動作モ
   ード切換プログラムにしたがって行う動作であり、 前記第２動作モード状態は、前記ＣＰＵが前記信号バス
   を介してかつ前記第２保護リレー動作プログラムにした
   がって前記第２保護リレー動作を実行する該ＣＰＵの動
   作状態であり、 前記第２保護リレー動作は、前記ＣＰＵが前記第２動作
   モード状態にある時に前記動作モード切換信号が前記信
   号バスに入力されかつこの動作モード切換信号が前記Ｃ
   ＰＵが前記第２動作モード状態から前記第１動作モード
   状態に切り換わることを指令する信号であると、前記Ｃ
   ＰＵが直ちに前記第１動作モード状態になる第２動作モ
   ード切換動作と、前記保護リレー動作と同じ動作内容の
   基本保護リレー動作とからなる動作を前記信号バスを介
   してかつ前記第２保護リレー動作プログラムにしたがっ
   て行う動作であることを特徴とするディジタル保護リレ
   ー装置。