JPH0590640A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0590640A JPH0590640A JP24935491A JP24935491A JPH0590640A JP H0590640 A JPH0590640 A JP H0590640A JP 24935491 A JP24935491 A JP 24935491A JP 24935491 A JP24935491 A JP 24935491A JP H0590640 A JPH0590640 A JP H0590640A
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- semiconductor layer
- layer
- electrode
- semiconductor device
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Abstract
(57)【要約】
【目的】この発明の半導体装置にあっては、光電子集積
回路を作製するプロセスに於いて、途中に作製する素子
の熱工程で既に作製された素子が破損せず、作製プロセ
スを容易にするために、同一基板上に同一プロセスで作
製可能にしたことを特徴とする。 【構成】この発明は、裏面にオーミック電極１３を有す
るｐ+ 型またはｎ+ 型の半導体基板１２上に、ｐ+ 型ま
たはｎ+ 型半導体層１４、ｎ型またはｐ型半導体層１５
が接合される。このｎ型またはｐ型半導体層１５の表面
領域には、ｎ+ 型またはｐ+ 型高ドープ領域１６ａ、１
６ｂが形成され、更にこれら高ドープ領域１６ａ、１６
ｂ上に、ソース及びドレイン電極１７及び１８が設けら
れている。また、上記ｎ型またはｐ型半導体層１５の表
面にはＳｉＯ2 トンネル膜１９が形成され、このＳｉＯ
2 トンネル膜１９上にゲート電極２０が設けられる。
回路を作製するプロセスに於いて、途中に作製する素子
の熱工程で既に作製された素子が破損せず、作製プロセ
スを容易にするために、同一基板上に同一プロセスで作
製可能にしたことを特徴とする。 【構成】この発明は、裏面にオーミック電極１３を有す
るｐ+ 型またはｎ+ 型の半導体基板１２上に、ｐ+ 型ま
たはｎ+ 型半導体層１４、ｎ型またはｐ型半導体層１５
が接合される。このｎ型またはｐ型半導体層１５の表面
領域には、ｎ+ 型またはｐ+ 型高ドープ領域１６ａ、１
６ｂが形成され、更にこれら高ドープ領域１６ａ、１６
ｂ上に、ソース及びドレイン電極１７及び１８が設けら
れている。また、上記ｎ型またはｐ型半導体層１５の表
面にはＳｉＯ2 トンネル膜１９が形成され、このＳｉＯ
2 トンネル膜１９上にゲート電極２０が設けられる。
Description
【０００１】
【産業上の利用分野】この発明はトランジスタ、発光及
び受光素子を有する半導体装置に関し、特に半導体光、
電子素子技術に属して、オプトエレクトロニクスに於け
る基本素子である発光、受光、トランジスタ素子として
利用される半導体装置に関するものである。
び受光素子を有する半導体装置に関し、特に半導体光、
電子素子技術に属して、オプトエレクトロニクスに於け
る基本素子である発光、受光、トランジスタ素子として
利用される半導体装置に関するものである。
【０００２】
【従来の技術】図７は、典型的な発光素子として、ダブ
ルヘテロ発光素子の構造を示したもので、オーミック電
極１ａ上にｎ+ 型またはｐ+ 型基板２ａ、ｎ+ 型または
ｐ+ 型クラッド層３ａ、活性層４ａが形成され、更にこ
の活性層４ａ上にｐ+ 型またはｎ+ 型クラッド層５ａ
と、オーミック電極６ａが形成される。ここで、発光部
である活性層（例えば、undopedGaAs) ４ａの屈折率
は、上記クラッド層（例えば、P-AlGaAs，n-AlGaAs）４
ａ及び５ａのそれより大きく、バンドギャップはクラッ
ド層の方が大きい。
ルヘテロ発光素子の構造を示したもので、オーミック電
極１ａ上にｎ+ 型またはｐ+ 型基板２ａ、ｎ+ 型または
ｐ+ 型クラッド層３ａ、活性層４ａが形成され、更にこ
の活性層４ａ上にｐ+ 型またはｎ+ 型クラッド層５ａ
と、オーミック電極６ａが形成される。ここで、発光部
である活性層（例えば、undopedGaAs) ４ａの屈折率
は、上記クラッド層（例えば、P-AlGaAs，n-AlGaAs）４
ａ及び５ａのそれより大きく、バンドギャップはクラッ
ド層の方が大きい。
【０００３】この発光素子に順方向バイアスが印加され
ると、上記クラッド層４ａ及び５ａから電子と正孔が活
性層中に注入される。注入された電子と正孔は、バンド
ギャップの小さい活性層に閉じ込められ、そこで再結合
（発光）される。また、発光された光は、屈折率の大き
い活性層中に閉じ込められ、紙面と垂直方向に伝搬さ
れ、やがて端面から出射される。
ると、上記クラッド層４ａ及び５ａから電子と正孔が活
性層中に注入される。注入された電子と正孔は、バンド
ギャップの小さい活性層に閉じ込められ、そこで再結合
（発光）される。また、発光された光は、屈折率の大き
い活性層中に閉じ込められ、紙面と垂直方向に伝搬さ
れ、やがて端面から出射される。
【０００４】図８は、典型的な受光素子としてのピン
（pin ）受光素子の構造を示す。オーミック電極１ｂ上
にｎ型またはｐ型基板２ｂ、ｎ型またはｐ型クラッド層
３ｂ、固有（intrinsic ）層４ｂが形成され、更にこの
固有層４ｂ上にｐ型またはｎ型層５ｂと、オーミック電
極６ｂが形成される。上記固有層３ｂにバンドギャップ
より大きなエネルギーを持つ光が入射されると、そこで
電子と正孔が発生され、ｐ型またはｎ型層に流れる。そ
して、入射光量が多いほど発生する電子、正孔の量も多
いので、素子両端から取り出せる電流も多くなる。
（pin ）受光素子の構造を示す。オーミック電極１ｂ上
にｎ型またはｐ型基板２ｂ、ｎ型またはｐ型クラッド層
３ｂ、固有（intrinsic ）層４ｂが形成され、更にこの
固有層４ｂ上にｐ型またはｎ型層５ｂと、オーミック電
極６ｂが形成される。上記固有層３ｂにバンドギャップ
より大きなエネルギーを持つ光が入射されると、そこで
電子と正孔が発生され、ｐ型またはｎ型層に流れる。そ
して、入射光量が多いほど発生する電子、正孔の量も多
いので、素子両端から取り出せる電流も多くなる。
【０００５】また、図９は、典型的な電界効果トランジ
スタ（ＦＥＴ）の構造を示したものである。同図に於い
て、半絶縁性基板７上に形成されたｎ型またはｐ型活性
層８の表面部に、ｎ+ 型またはｐ+ 型領域９が形成され
ている。ソース（Ｓ）及びドレイン（Ｄ）電極１０Ｓ及
び１０Ｄは、上記ｎ+ 型またはｐ+ 型領域９とオーミッ
ク接触している。一方、ゲート（Ｇ）電極１０Ｇは、ｎ
型またはｐ型活性層８とショットキー接触しているた
め、活性層８内に空乏層１１が拡散されている。
スタ（ＦＥＴ）の構造を示したものである。同図に於い
て、半絶縁性基板７上に形成されたｎ型またはｐ型活性
層８の表面部に、ｎ+ 型またはｐ+ 型領域９が形成され
ている。ソース（Ｓ）及びドレイン（Ｄ）電極１０Ｓ及
び１０Ｄは、上記ｎ+ 型またはｐ+ 型領域９とオーミッ
ク接触している。一方、ゲート（Ｇ）電極１０Ｇは、ｎ
型またはｐ型活性層８とショットキー接触しているた
め、活性層８内に空乏層１１が拡散されている。
【０００６】いま、ドレイン（Ｄ）電極１０Ｄからソー
ス（Ｓ）電極１０Ｓに電流が流れている状態で、ゲート
（Ｇ）電圧を変化せると、ゲート（Ｇ）電極下の空乏層
幅が変化する。したがって、ドレイン（Ｄ）−ソース
（Ｓ）電流もゲート（Ｇ）電圧に応じて変化（変調、増
幅）する。
ス（Ｓ）電極１０Ｓに電流が流れている状態で、ゲート
（Ｇ）電圧を変化せると、ゲート（Ｇ）電極下の空乏層
幅が変化する。したがって、ドレイン（Ｄ）−ソース
（Ｓ）電流もゲート（Ｇ）電圧に応じて変化（変調、増
幅）する。
【０００７】
【発明が解決しようとする課題】図７乃至図９からわか
るように、発光素子と発光素子の構造は、基本的には同
じであるが、トランジスタ構造とは全く異なっている。
よって、光電子集積回路（光素子と電子素子を同一基板
上に作製した回路）を作製する場合、各々の素子を各々
のプロセスで作製しなければならない。しかしながら、
この作製プロセスでは、２番目または３番目に作製する
素子の熱工程で、既に（１番目または１及び２番目）作
製された素子を破損する虞れがある。更に、作製プロセ
スが複雑であるため、大量生産に適していない。
るように、発光素子と発光素子の構造は、基本的には同
じであるが、トランジスタ構造とは全く異なっている。
よって、光電子集積回路（光素子と電子素子を同一基板
上に作製した回路）を作製する場合、各々の素子を各々
のプロセスで作製しなければならない。しかしながら、
この作製プロセスでは、２番目または３番目に作製する
素子の熱工程で、既に（１番目または１及び２番目）作
製された素子を破損する虞れがある。更に、作製プロセ
スが複雑であるため、大量生産に適していない。
【０００８】この発明は上記課題に鑑みてなされたもの
で、同一基板上に同一プロセスで作製することが可能
な、トランジスタ、発光及び受光素子を有する半導体装
置を提供することを目的とする。
で、同一基板上に同一プロセスで作製することが可能
な、トランジスタ、発光及び受光素子を有する半導体装
置を提供することを目的とする。
【０００９】
【課題を解決するための手段】すなわちこの発明は、裏
面にオーミック電極を有するもので、一方の極性を有す
る第１の半導体層と、この第１の半導体層の表面に接合
されるもので、他方の極性を有する第２の半導体層と、
この第２の半導体層の所定の表面領域に形成されるもの
で、上記第２の半導体層より高い不純物濃度の他方の極
性を有するドープ領域と、このドープ領域上に形成され
るソース及びドレイン電極と、上記第２の半導体層表面
に接合される絶縁膜と、この絶縁膜上に形成されるゲー
ト電極と具備することを特徴とする。
面にオーミック電極を有するもので、一方の極性を有す
る第１の半導体層と、この第１の半導体層の表面に接合
されるもので、他方の極性を有する第２の半導体層と、
この第２の半導体層の所定の表面領域に形成されるもの
で、上記第２の半導体層より高い不純物濃度の他方の極
性を有するドープ領域と、このドープ領域上に形成され
るソース及びドレイン電極と、上記第２の半導体層表面
に接合される絶縁膜と、この絶縁膜上に形成されるゲー
ト電極と具備することを特徴とする。
【００１０】
【作用】この発明の半導体装置にあっては、裏面にオー
ミック電極を有する一方の極性の半導体基板上に、一方
の極性の第１の半導体層、他方の極性を有する第２の半
導体層が接合される。この第２の半導体層の表面領域に
は、上記第２の半導体層より高い不純物濃度の他方の極
性を有するドープ領域が形成され、更にこのドープ領域
上にソース及びドレイン電極が設けられている。また、
上記第２の半導体層表面には絶縁膜が形成され、この絶
縁膜上にゲート電極が設けられる。
ミック電極を有する一方の極性の半導体基板上に、一方
の極性の第１の半導体層、他方の極性を有する第２の半
導体層が接合される。この第２の半導体層の表面領域に
は、上記第２の半導体層より高い不純物濃度の他方の極
性を有するドープ領域が形成され、更にこのドープ領域
上にソース及びドレイン電極が設けられている。また、
上記第２の半導体層表面には絶縁膜が形成され、この絶
縁膜上にゲート電極が設けられる。
【００１１】
【実施例】以下図面を参照して、この発明の実施例を説
明する。
明する。
【００１２】図１は、この発明の半導体装置の構成を示
す断面図である。同図に於いて、ｐ+ 型若しくはｎ+ 型
の半導体基板１２の下面には、オーミック電極１３が形
成されており、上記半導体基板１２上にはｐ+ 型若しく
はｎ+ 型の半導体層１４が形成されている。そして、こ
のｐ+ 型若しくはｎ+ 型の半導体層１４上には、ｎ型若
しくはｐ型の半導体層１５が形成される。そして、半導
体層１５の表面領域には、ｎ+ 型若しくはｐ+ 型領域の
不純物高ドープ領域１６ａ、１６ｂが形成される。これ
ら不純物高ドープ領域１６ａ、１６ｂ上には、オーミッ
ク性電極として、それぞれソース電極１７、ドレイン電
極１８が設けられ、また、上記半導体層１５上にはトン
ネル膜１９が形成されている。そして、ソース電極１７
とドレイン電極１８間でトンネル膜１９上には、ゲート
電極２０が設けられる。尚、２１はｎ型若しくはｐ型の
半導体層１５とトンネル膜１９との界面としてのＭＩＳ
界面である。
す断面図である。同図に於いて、ｐ+ 型若しくはｎ+ 型
の半導体基板１２の下面には、オーミック電極１３が形
成されており、上記半導体基板１２上にはｐ+ 型若しく
はｎ+ 型の半導体層１４が形成されている。そして、こ
のｐ+ 型若しくはｎ+ 型の半導体層１４上には、ｎ型若
しくはｐ型の半導体層１５が形成される。そして、半導
体層１５の表面領域には、ｎ+ 型若しくはｐ+ 型領域の
不純物高ドープ領域１６ａ、１６ｂが形成される。これ
ら不純物高ドープ領域１６ａ、１６ｂ上には、オーミッ
ク性電極として、それぞれソース電極１７、ドレイン電
極１８が設けられ、また、上記半導体層１５上にはトン
ネル膜１９が形成されている。そして、ソース電極１７
とドレイン電極１８間でトンネル膜１９上には、ゲート
電極２０が設けられる。尚、２１はｎ型若しくはｐ型の
半導体層１５とトンネル膜１９との界面としてのＭＩＳ
界面である。
【００１３】このように、図１に示される半導体装置２
２は、ｐｎ接合とＭＩＳ構造を組合わせたＭＩＳＳ構造
に、不純物高ドープ領域と、オーミック性電極を付加し
た素子構造となっている。
２は、ｐｎ接合とＭＩＳ構造を組合わせたＭＩＳＳ構造
に、不純物高ドープ領域と、オーミック性電極を付加し
た素子構造となっている。
【００１４】以下、発光、受光、トランジスタ動作に分
けて、各作用を説明する。但し、簡単のために、図１に
於いて、半導体基板１２と半導体層１４がｐ型で、半導
体層１５と不純物高ドープ領域１６ａ、１６ｂがｎ型の
場合について説明する。各層の導伝型が逆の場合は、後
述する作用説明中の印加電圧の極性を逆にすればよい。
先ず、発光作用について図１及び図２を参照して説明す
る。尚、詳細は、本出願人による特願平３−１２２６０
号に開示している。
けて、各作用を説明する。但し、簡単のために、図１に
於いて、半導体基板１２と半導体層１４がｐ型で、半導
体層１５と不純物高ドープ領域１６ａ、１６ｂがｎ型の
場合について説明する。各層の導伝型が逆の場合は、後
述する作用説明中の印加電圧の極性を逆にすればよい。
先ず、発光作用について図１及び図２を参照して説明す
る。尚、詳細は、本出願人による特願平３−１２２６０
号に開示している。
【００１５】図２は、図１に示された半導体装置２２を
発光素子として使用する場合の配線例を示した図であ
る。半導体装置２２は、そのオーミック電極１３とゲー
ト電極２０との間に可変電源２３及び保護抵抗２４を接
続すると共に、上記オーミック電極１３側を接地してい
る。
発光素子として使用する場合の配線例を示した図であ
る。半導体装置２２は、そのオーミック電極１３とゲー
ト電極２０との間に可変電源２３及び保護抵抗２４を接
続すると共に、上記オーミック電極１３側を接地してい
る。
【００１６】この配線状態に於いて、電圧を印加する
と、ｐ+ 型半導体層１４から正孔がｎ型半導体層１５に
注入され、ＭＩＳ界面２１に蓄積する。そして、印加電
圧を増加させると、より多くの正孔がＭＩＳ界面２１に
注入され、やがて、ＭＩＳ界面２１に反転層が形成され
る。よって、トンネル膜１９の両端に高電圧が生じ、ゲ
ート電極２０からｎ型半導体層１５にトンネル電子が注
入される。注入されたトンネル電子は、ｐｎ接合をより
深く順方向にバイアスする（正帰還）ので、ますます多
くの正孔が、ｐ+ 型半導体層１４からｎ型半導体層１５
に注入される。
と、ｐ+ 型半導体層１４から正孔がｎ型半導体層１５に
注入され、ＭＩＳ界面２１に蓄積する。そして、印加電
圧を増加させると、より多くの正孔がＭＩＳ界面２１に
注入され、やがて、ＭＩＳ界面２１に反転層が形成され
る。よって、トンネル膜１９の両端に高電圧が生じ、ゲ
ート電極２０からｎ型半導体層１５にトンネル電子が注
入される。注入されたトンネル電子は、ｐｎ接合をより
深く順方向にバイアスする（正帰還）ので、ますます多
くの正孔が、ｐ+ 型半導体層１４からｎ型半導体層１５
に注入される。
【００１７】そして、素子間の電圧が、所定の閾値電圧
を越えると、それまで高抵抗状態であった素子が低抵抗
状態になる、いわゆるスイッチングが生じる。そのた
め、ゲート電極２０から大量の電子がｎ型半導体層１５
に注入され、発光する。この発光した光は、ｎ型半導体
層１５より屈折率の小さいｐ+ 型半導体層１４とトンネ
ル膜１９、または反射率の大きな金属のゲート電極２０
との間に閉じ込められ、図２の紙面に垂直方向に出射さ
れる。次に、受光作用について、図１、図３及び図４を
参照して説明する。
を越えると、それまで高抵抗状態であった素子が低抵抗
状態になる、いわゆるスイッチングが生じる。そのた
め、ゲート電極２０から大量の電子がｎ型半導体層１５
に注入され、発光する。この発光した光は、ｎ型半導体
層１５より屈折率の小さいｐ+ 型半導体層１４とトンネ
ル膜１９、または反射率の大きな金属のゲート電極２０
との間に閉じ込められ、図２の紙面に垂直方向に出射さ
れる。次に、受光作用について、図１、図３及び図４を
参照して説明する。
【００１８】図１に示された半導体装置２２を受光素子
として使用する場合、出力が電圧で生じる電圧モード
と、出力が電流で生じる電流モードとがある。先ず電圧
モードの場合について説明する。
として使用する場合、出力が電圧で生じる電圧モード
と、出力が電流で生じる電流モードとがある。先ず電圧
モードの場合について説明する。
【００１９】図３に示されるように半導体装置２２を配
線する。ＭＩＳ界面２１及びｎ型半導体層１５に、この
ｎ型半導体層１５のバンドギャップより大きなエネルギ
ーを有する光が入射されると、そこで生成された電子−
正孔対のうち、正孔はＭＩＳ界面２１及びｐ+ 半導体層
１４に移動する。一方、電子は、ｎ型半導体層１５にと
どまる。よって、ＭＩＳ接合に逆バイアスが、一方、ｐ
ｎ接合に順バイアスが印加された状態になるため、半導
体装置２２間に電圧が発生する。発生する電圧は、生成
される電子−正孔対の数、すなわち入射光強度に依存す
るので、光信号を半導体装置２２間の電圧として取出す
ことができる。
線する。ＭＩＳ界面２１及びｎ型半導体層１５に、この
ｎ型半導体層１５のバンドギャップより大きなエネルギ
ーを有する光が入射されると、そこで生成された電子−
正孔対のうち、正孔はＭＩＳ界面２１及びｐ+ 半導体層
１４に移動する。一方、電子は、ｎ型半導体層１５にと
どまる。よって、ＭＩＳ接合に逆バイアスが、一方、ｐ
ｎ接合に順バイアスが印加された状態になるため、半導
体装置２２間に電圧が発生する。発生する電圧は、生成
される電子−正孔対の数、すなわち入射光強度に依存す
るので、光信号を半導体装置２２間の電圧として取出す
ことができる。
【００２０】次に、電流モードの場合について述べる。
電流モードの場合、図４に示されるように半導体装置２
２を配線する。ＭＩＳ界面２１及びｎ型半導体層１５
に、このｎ型半導体層１５のバンドギャップより大きな
エネルギーを有する光が入射されると、そこで生成され
た電子−正孔対のうち、正孔はＭＩＳ界面２１及びｐ+
半導体層１４に移動する。ＭＩＳ界面２１に移動した正
孔は、その移動した部分に反転層または空乏層を形成す
る。このため、電子に対するソース（Ｓ）−ドレイン
（Ｄ）間の電位障壁が下がり、ソース（Ｓ）−ドレイン
（Ｄ）間に電流が流れる。この電流は、電子に対するソ
ース（Ｓ）−ドレイン（Ｄ）間の電位障壁を変化させる
ＭＩＳ界面２１に蓄積した正孔量、すなわち、入射光強
度に依存するので、光信号をソース（Ｓ）−ドレイン
（Ｄ）間電流として取出すことができる。尚、この電流
モードに於ける動作原理は、ＣＭＤ（Charge Modulatio
n Device）と同じである。次に、トランジスタ（ＦＥ
Ｔ）として作用する場合について図１及び図４を参照し
て説明する。受光作用の電流モードと同様の配線を行
う。
電流モードの場合、図４に示されるように半導体装置２
２を配線する。ＭＩＳ界面２１及びｎ型半導体層１５
に、このｎ型半導体層１５のバンドギャップより大きな
エネルギーを有する光が入射されると、そこで生成され
た電子−正孔対のうち、正孔はＭＩＳ界面２１及びｐ+
半導体層１４に移動する。ＭＩＳ界面２１に移動した正
孔は、その移動した部分に反転層または空乏層を形成す
る。このため、電子に対するソース（Ｓ）−ドレイン
（Ｄ）間の電位障壁が下がり、ソース（Ｓ）−ドレイン
（Ｄ）間に電流が流れる。この電流は、電子に対するソ
ース（Ｓ）−ドレイン（Ｄ）間の電位障壁を変化させる
ＭＩＳ界面２１に蓄積した正孔量、すなわち、入射光強
度に依存するので、光信号をソース（Ｓ）−ドレイン
（Ｄ）間電流として取出すことができる。尚、この電流
モードに於ける動作原理は、ＣＭＤ（Charge Modulatio
n Device）と同じである。次に、トランジスタ（ＦＥ
Ｔ）として作用する場合について図１及び図４を参照し
て説明する。受光作用の電流モードと同様の配線を行
う。
【００２１】ゲート電極２０に負電圧Ｖ2 が印加される
と、その電圧Ｖ2 に応じた幅の空乏層が形成される。こ
の空乏層は、電子に対して障壁として働くため、形成さ
れた空乏層幅に応じて、ソース（Ｓ）−ドレイン（Ｄ）
間に電流が流れる。よって、ゲート電圧Ｖ2 の変化に対
応したソース（Ｓ）−ドレイン（Ｄ）間電流が流れる。
したがって、ゲート電極２０に電圧信号が印加される
と、ソース（Ｓ）−ドレイン（Ｄ）間から出力（電流）
信号を取出すことができる。次に、図５（ａ）〜（ｄ）
及び図６を参照して、この発明の半導体装置の具体的な
製造プロセスの説明する。
と、その電圧Ｖ2 に応じた幅の空乏層が形成される。こ
の空乏層は、電子に対して障壁として働くため、形成さ
れた空乏層幅に応じて、ソース（Ｓ）−ドレイン（Ｄ）
間に電流が流れる。よって、ゲート電圧Ｖ2 の変化に対
応したソース（Ｓ）−ドレイン（Ｄ）間電流が流れる。
したがって、ゲート電極２０に電圧信号が印加される
と、ソース（Ｓ）−ドレイン（Ｄ）間から出力（電流）
信号を取出すことができる。次に、図５（ａ）〜（ｄ）
及び図６を参照して、この発明の半導体装置の具体的な
製造プロセスの説明する。
【００２２】図５（ａ）に参照されるように、ｐ+ −Ｇ
ａＡｓ（正孔濃度２×１０19ｃｍ-3）基板２５上に、有
機金属気相成長法を用いて、ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａ
ｓ層（厚さ約２μｍ、正孔濃度２×１０19ｃｍ-3）２
６、ｎ−ＧａＡｓ層（厚さ約１μｍ，電子濃度２×１０
16ｃｍ-3）２７を成長させる。その後、ｎ−ＧａＡｓ層
２７上に、約１００オングストロームのＳｉＯ2 膜をス
パッタ法等で形成し、トンネル膜２８とした。次いで、
図５（ｂ）に示されるように、ＳｉＯ2トンネル膜２８
を、リソグラフィ技術を用いて、ストライプ状（幅約３
μｍ）に形成する。
ａＡｓ（正孔濃度２×１０19ｃｍ-3）基板２５上に、有
機金属気相成長法を用いて、ｐ+ −Ａｌ0.3 Ｇａ0.7 Ａ
ｓ層（厚さ約２μｍ、正孔濃度２×１０19ｃｍ-3）２
６、ｎ−ＧａＡｓ層（厚さ約１μｍ，電子濃度２×１０
16ｃｍ-3）２７を成長させる。その後、ｎ−ＧａＡｓ層
２７上に、約１００オングストロームのＳｉＯ2 膜をス
パッタ法等で形成し、トンネル膜２８とした。次いで、
図５（ｂ）に示されるように、ＳｉＯ2トンネル膜２８
を、リソグラフィ技術を用いて、ストライプ状（幅約３
μｍ）に形成する。
【００２３】そして、図５（ｃ）に示されるように、ス
トライプ状のＳｉＯ2 トンネル膜２８をエッチングマス
クとして、ｎ−ＧａＡｓ層２７を約１μｍエッチングし
て除去する。
トライプ状のＳｉＯ2 トンネル膜２８をエッチングマス
クとして、ｎ−ＧａＡｓ層２７を約１μｍエッチングし
て除去する。
【００２４】更に、図５（ｄ）に示されるように、ｎ−
ＧａＡｓ層２７の一部をエッチングで除去した部分に、
選択成長技術を用いてｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ領域
（厚さ約２μｍ、電子濃度２×１０18ｃｍ-3）２９ａ及
び２９ｂを成長させる。このとき、ストライプ状のＳｉ
Ｏ2 トンネル膜２８は、選択成長のマスクとなる。
ＧａＡｓ層２７の一部をエッチングで除去した部分に、
選択成長技術を用いてｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ領域
（厚さ約２μｍ、電子濃度２×１０18ｃｍ-3）２９ａ及
び２９ｂを成長させる。このとき、ストライプ状のＳｉ
Ｏ2 トンネル膜２８は、選択成長のマスクとなる。
【００２５】続いて、ｎ+ −Ａｌ0.3 Ｇａ0.7 Ａｓ領域
２９ａ及び２９ｂ上に、それぞれソース電極及びドレイ
ン電極としてＡｕ／Ｓｎオーミック電極３０ａ及び３０
ｂを、またＳｉＯ2 トンネル膜２８上にゲート電極とし
てＡｕ／Ｓｎショットキー電極３１を形成する。また、
ｐ+ −ＧａＡｓ基板２５の下面に、Ａｕ／Ｚｎオーミッ
ク電極３２を形成する。このような製造プロセスにより
構成されたＭＩＳＳ構造の半導体装置の外観を、図６に
示す。
２９ａ及び２９ｂ上に、それぞれソース電極及びドレイ
ン電極としてＡｕ／Ｓｎオーミック電極３０ａ及び３０
ｂを、またＳｉＯ2 トンネル膜２８上にゲート電極とし
てＡｕ／Ｓｎショットキー電極３１を形成する。また、
ｐ+ −ＧａＡｓ基板２５の下面に、Ａｕ／Ｚｎオーミッ
ク電極３２を形成する。このような製造プロセスにより
構成されたＭＩＳＳ構造の半導体装置の外観を、図６に
示す。
【００２６】ここで、１ＫΩの保護抵抗と半導体装置を
図２に示されるように直列に接続し、ゲート電極に負電
圧を印加すると、ゲート電圧約−５Ｖでスイッチングを
生じ、約８７０ｎｍの発光波長（室温）で発光する。
図２に示されるように直列に接続し、ゲート電極に負電
圧を印加すると、ゲート電圧約−５Ｖでスイッチングを
生じ、約８７０ｎｍの発光波長（室温）で発光する。
【００２７】次に、上記半導体装置の両端に電圧計を接
続し、素子側面からＭＩＳ界面にＡｒレーザ（５１４５
オングストローム）を約１ｍＷ／ｃｍ2 で照射したとこ
ろ、素子両端に約１Ｖの電圧が発生した。更に、図４に
示されるように配線（但し、Ｖ1 ＝１０Ｖ、Ｖ2 ＝１
Ｖ）し、上記と同様のＡｒレーザを照射したところ、ソ
ース（Ｓ）−ドレイン（Ｄ）間に約７ｍＡの電流増加が
観察された。また、図４に示されるように配線（Ｖ1 ＝
１０Ｖ）し、Ｖ2 を０〜５Ｖの間で変化させたところ、
ソース（Ｓ）−ドレイン（Ｄ）間に流れる電流が、０〜
２５ｍＡの間で変化した。このように、同一の半導体装
置により、発光、受光及びトランジスタの作用を有して
いることが確認された。したがって、この半導体装置
は、印加電圧の加え方で、発光素子、受光素子及びトラ
ンジスタとして使用することができる。
続し、素子側面からＭＩＳ界面にＡｒレーザ（５１４５
オングストローム）を約１ｍＷ／ｃｍ2 で照射したとこ
ろ、素子両端に約１Ｖの電圧が発生した。更に、図４に
示されるように配線（但し、Ｖ1 ＝１０Ｖ、Ｖ2 ＝１
Ｖ）し、上記と同様のＡｒレーザを照射したところ、ソ
ース（Ｓ）−ドレイン（Ｄ）間に約７ｍＡの電流増加が
観察された。また、図４に示されるように配線（Ｖ1 ＝
１０Ｖ）し、Ｖ2 を０〜５Ｖの間で変化させたところ、
ソース（Ｓ）−ドレイン（Ｄ）間に流れる電流が、０〜
２５ｍＡの間で変化した。このように、同一の半導体装
置により、発光、受光及びトランジスタの作用を有して
いることが確認された。したがって、この半導体装置
は、印加電圧の加え方で、発光素子、受光素子及びトラ
ンジスタとして使用することができる。
【００２８】
【発明の効果】以上のようにこの発明によれば、同一基
板上に同一プロセスで作製することが可能な、トランジ
スタ、発光及び受光素子を有する半導体装置を提供する
ことができる。
板上に同一プロセスで作製することが可能な、トランジ
スタ、発光及び受光素子を有する半導体装置を提供する
ことができる。
【図１】この発明の半導体装置の構成を示す断面図であ
る。
る。
【図２】図１の半導体装置を発光素子として使用する場
合の配線例を示した図である。
合の配線例を示した図である。
【図３】図１の半導体装置を電圧モードの受光素子とし
て使用する場合の配線例を示した図である。
て使用する場合の配線例を示した図である。
【図４】図１の半導体装置を電流モードの受光素子とし
て使用する場合及び電界効果トランジスタ（ＦＥＴ）と
して使用する場合の配線例を示した図である。
て使用する場合及び電界効果トランジスタ（ＦＥＴ）と
して使用する場合の配線例を示した図である。
【図５】この発明の半導体装置の具体的な製造プロセス
を示した工程図である。
を示した工程図である。
【図６】図５の製造プロセスにより作製された半導体装
置の外観斜視図である。
置の外観斜視図である。
【図７】従来の典型的な発光素子としてのダブルヘテロ
発光素子の構造を示した図である。
発光素子の構造を示した図である。
【図８】従来の典型的な受光素子としてのピン（pin ）
受光素子の構造を示した図である。
受光素子の構造を示した図である。
【図９】従来の典型的な電界効果トランジスタ（ＦＥ
Ｔ）の構造を示した図である。
Ｔ）の構造を示した図である。
１２…半導体基板、１３…オーミック電極、１４、１５
…半導体層、１６ａ、１６ｂ…不純物高ドープ領域、１
７…ソース電極、１８…ドレイン電極、１９…トンネル
膜、２０…ゲート電極、２１…ＭＩＳ界面、２２…半導
体装置、２５…ｐ+ −ＧａＡｓ基板、２６…ｐ+ −Ａｌ
0.3 Ｇａ0.7 Ａｓ層、２７…ｎ−ＧａＡｓ層、２８…Ｓ
ｉＯ2 トンネル膜、２９ａ、２９ｂ…ｎ+ −Ａｌ0.3 Ｇ
ａ0.7 Ａｓ領域、３０ａ、３０ｂ…Ａｕ／Ｓｎオーミッ
ク電極、３１…Ａｕ／Ｓｎショットキー電極、３２…Ａ
ｕ／Ｚｎオーミック電極。
…半導体層、１６ａ、１６ｂ…不純物高ドープ領域、１
７…ソース電極、１８…ドレイン電極、１９…トンネル
膜、２０…ゲート電極、２１…ＭＩＳ界面、２２…半導
体装置、２５…ｐ+ −ＧａＡｓ基板、２６…ｐ+ −Ａｌ
0.3 Ｇａ0.7 Ａｓ層、２７…ｎ−ＧａＡｓ層、２８…Ｓ
ｉＯ2 トンネル膜、２９ａ、２９ｂ…ｎ+ −Ａｌ0.3 Ｇ
ａ0.7 Ａｓ領域、３０ａ、３０ｂ…Ａｕ／Ｓｎオーミッ
ク電極、３１…Ａｕ／Ｓｎショットキー電極、３２…Ａ
ｕ／Ｚｎオーミック電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/338 29/812 7739−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (1)
- 【請求項１】 裏面にオーミック電極を有するもので、
一方の極性を有する第１の半導体層と、 この第１の半導体層の表面に接合されるもので、他方の
極性を有する第２の半導体層と、 この第２の半導体層の所定の表面領域に形成されるもの
で、上記第２の半導体層より高い不純物濃度の他方の極
性を有するドープ領域と、 このドープ領域上に形成されるソース及びドレイン電極
と、 上記第２の半導体層表面に接合される絶縁膜と、 この絶縁膜上に形成されるゲート電極と具備することを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24935491A JPH0590640A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
| US07/827,724 US5247193A (en) | 1991-02-01 | 1992-01-29 | Semiconductor insulated gate device with four electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24935491A JPH0590640A (ja) | 1991-09-27 | 1991-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590640A true JPH0590640A (ja) | 1993-04-09 |
Family
ID=17191784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24935491A Pending JPH0590640A (ja) | 1991-02-01 | 1991-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590640A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246639A (ja) * | 2001-02-20 | 2002-08-30 | Fujitsu Ltd | 半導体発光装置 |
| JP2012248753A (ja) * | 2011-05-30 | 2012-12-13 | Panasonic Corp | スイッチ装置 |
| JP2015137988A (ja) * | 2014-01-24 | 2015-07-30 | アズビル株式会社 | 反射型光センサ |
-
1991
- 1991-09-27 JP JP24935491A patent/JPH0590640A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246639A (ja) * | 2001-02-20 | 2002-08-30 | Fujitsu Ltd | 半導体発光装置 |
| JP2012248753A (ja) * | 2011-05-30 | 2012-12-13 | Panasonic Corp | スイッチ装置 |
| JP2015137988A (ja) * | 2014-01-24 | 2015-07-30 | アズビル株式会社 | 反射型光センサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000808 |