JP2757915B2 - Ｉｉ−ｖｉ族半導体デバイス及びその製造方法 - Google Patents
Ｉｉ−ｖｉ族半導体デバイス及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、主として半導体レ
ーザ，光検出素子，ＭＩＳＦＥＴ，ＨＥＭＴ等として適
用されると共に、ＩＢ金属及びII−VI族半導体から成る
高抵抗層を有するII−VI族半導体デバイス及びその製造
方法に関する。
ーザ，光検出素子，ＭＩＳＦＥＴ，ＨＥＭＴ等として適
用されると共に、ＩＢ金属及びII−VI族半導体から成る
高抵抗層を有するII−VI族半導体デバイス及びその製造
方法に関する。
【０００２】
【従来の技術】従来、この種のII−VI族半導体デバイス
の一例である半導体レーザにおける電流狭窄構造に関連
する技術としては、例えば１９９１年刊行の［ＡＰＰＬ
ＥＤＰＨＹＳＩＣＳ ＬＥＴＴＥＲ／第５９巻の１２７
２頁］に記載されているように、半導体素材にポリイミ
ドを用いて利得導波型レーザを構成したものが挙げられ
る。又、その他の関連技術としては、１９９４年刊行の
［ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ／第３０巻
の５６８頁］や同年刊行の［ＡＰＰＬＥＤ ＰＨＹＳＩ
ＣＳ ＬＥＴＴＥＲ／第６３巻の２３１５頁］に記載さ
れているように、キャップ層やクラッド層をストライプ
状にエッチング除去し、そこに高抵抗材料やＺｎＳを埋
め込んで電流狭窄構造を形成することによって埋め込み
型半導体レーザを構成したものが挙げられる。
の一例である半導体レーザにおける電流狭窄構造に関連
する技術としては、例えば１９９１年刊行の［ＡＰＰＬ
ＥＤＰＨＹＳＩＣＳ ＬＥＴＴＥＲ／第５９巻の１２７
２頁］に記載されているように、半導体素材にポリイミ
ドを用いて利得導波型レーザを構成したものが挙げられ
る。又、その他の関連技術としては、１９９４年刊行の
［ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ／第３０巻
の５６８頁］や同年刊行の［ＡＰＰＬＥＤ ＰＨＹＳＩ
ＣＳ ＬＥＴＴＥＲ／第６３巻の２３１５頁］に記載さ
れているように、キャップ層やクラッド層をストライプ
状にエッチング除去し、そこに高抵抗材料やＺｎＳを埋
め込んで電流狭窄構造を形成することによって埋め込み
型半導体レーザを構成したものが挙げられる。
【０００３】因みに、半導体レーザに関連する構造的技
術の別例としては、例えば特開昭６３−１６６２８４号
公報に開示された半導体レーザ装置及びその製造方法等
が挙げられる。
術の別例としては、例えば特開昭６３−１６６２８４号
公報に開示された半導体レーザ装置及びその製造方法等
が挙げられる。
【０００４】
【発明が解決しようとする課題】上述した利得導波型レ
ーザの場合、活性層付近で電流が広がるため、電流狭窄
構造として電流の狭窄を充分に計り得ないという問題が
ある。
ーザの場合、活性層付近で電流が広がるため、電流狭窄
構造として電流の狭窄を充分に計り得ないという問題が
ある。
【０００５】又、埋め込み型半導体レーザの場合には、
半導体レーザ部をエッチングして埋め込むため、工程数
が多くなる上、マスクの正確な目合わせが必要であり、
量産化が難しいという問題がある。
半導体レーザ部をエッチングして埋め込むため、工程数
が多くなる上、マスクの正確な目合わせが必要であり、
量産化が難しいという問題がある。
【０００６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、電流の狭窄を充分
に計り得るII−VI族半導体を含む電流狭窄構造の高抵抗
層を有するII−VI族半導体デバイスとそれを少ない工程
数で簡便に作製し得る製造方法とを提供することにあ
る。
なされたもので、その技術的課題は、電流の狭窄を充分
に計り得るII−VI族半導体を含む電流狭窄構造の高抵抗
層を有するII−VI族半導体デバイスとそれを少ない工程
数で簡便に作製し得る製造方法とを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明によれば、II−VI
族半導体及びＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの
少なくとも一つが接触・合金化されて成る高抵抗層を有
して所用の回路として作製されたII−VI族半導体デバイ
スが得られる。
族半導体及びＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの
少なくとも一つが接触・合金化されて成る高抵抗層を有
して所用の回路として作製されたII−VI族半導体デバイ
スが得られる。
【０００８】又、本発明によれば、上記II−VI族半導体
デバイスに属される半導体レーザであって、高抵抗層が
電流狭窄構造を成すように設けられた半導体レーザが得
られる。
デバイスに属される半導体レーザであって、高抵抗層が
電流狭窄構造を成すように設けられた半導体レーザが得
られる。
【０００９】一方、本発明によれば、II−VI族半導体結
晶にＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの少なくと
も一つを接触・合金化して高抵抗層を形成してII−VI族
半導体デバイスと成す高抵抗層形成工程と、II−VI族半
導体デバイスに所用の回路を電極形成により設ける回路
形成工程とを含むII−VI族半導体デバイスの製造方法が
得られる。
晶にＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの少なくと
も一つを接触・合金化して高抵抗層を形成してII−VI族
半導体デバイスと成す高抵抗層形成工程と、II−VI族半
導体デバイスに所用の回路を電極形成により設ける回路
形成工程とを含むII−VI族半導体デバイスの製造方法が
得られる。
【００１０】更に、本発明によれば、II−VI族半導体デ
バイスの製造方法の適用により得られる半導体レーザの
製造方法であって、高抵抗層形成工程では、高抵抗層を
電流狭窄構造を成すように形成する半導体レーザの製造
方法が得られる。
バイスの製造方法の適用により得られる半導体レーザの
製造方法であって、高抵抗層形成工程では、高抵抗層を
電流狭窄構造を成すように形成する半導体レーザの製造
方法が得られる。
【００１１】
【作用】一般にII−VI族半導体結晶及びＩＢ金属（Ｃ
ｕ，Ａｇ，Ａｕ）は反応性に富み、低温の熱処理で容易
に合金化する。本発明のII−VI族半導体デバイスが有す
る合金化された高抵抗層には、多数の格子欠陥が形成さ
れるために高抵抗となる。この高抵抗層が形成される領
域は、ＩＢ金属が拡散される領域に限られるため、ＩＢ
金属をパターン形成することによって任意のパターンで
高抵抗層領域を形成できる。ＩＢ金属のII−VI族半導体
に対する反応性は、Ｃｕが最も強く、Ａｇ，Ａｕの順で
小さくなるため、II−VI族半導体デバイスとしての種類
及びその製造工程で必要とされる温度に適じてＣｕ，Ａ
ｇ，Ａｕの使い分けができる。
ｕ，Ａｇ，Ａｕ）は反応性に富み、低温の熱処理で容易
に合金化する。本発明のII−VI族半導体デバイスが有す
る合金化された高抵抗層には、多数の格子欠陥が形成さ
れるために高抵抗となる。この高抵抗層が形成される領
域は、ＩＢ金属が拡散される領域に限られるため、ＩＢ
金属をパターン形成することによって任意のパターンで
高抵抗層領域を形成できる。ＩＢ金属のII−VI族半導体
に対する反応性は、Ｃｕが最も強く、Ａｇ，Ａｕの順で
小さくなるため、II−VI族半導体デバイスとしての種類
及びその製造工程で必要とされる温度に適じてＣｕ，Ａ
ｇ，Ａｕの使い分けができる。
【００１２】
【発明の実施の形態】以下に実施例を挙げ、本発明のII
−VI族半導体デバイス及びその製造方法について、図面
を参照して詳細に説明する。
−VI族半導体デバイス及びその製造方法について、図面
を参照して詳細に説明する。
【００１３】最初に、本発明のII−VI族半導体デバイス
の概要について簡単に説明する。このII−VI族半導体デ
バイスは、II−VI族半導体及びＩＢ金属であるＣｕ，Ａ
ｇ，Ａｕのうちの少なくとも一つが接触・合金化されて
成る高抵抗層を有して所用の回路として作製されたもの
である。ここでのII−VI族半導体デバイスの一例として
半導体レーザが挙げられるが、半導体レーザでは高抵抗
層が電流狭窄構造を成すように設けられたものとなる。
の概要について簡単に説明する。このII−VI族半導体デ
バイスは、II−VI族半導体及びＩＢ金属であるＣｕ，Ａ
ｇ，Ａｕのうちの少なくとも一つが接触・合金化されて
成る高抵抗層を有して所用の回路として作製されたもの
である。ここでのII−VI族半導体デバイスの一例として
半導体レーザが挙げられるが、半導体レーザでは高抵抗
層が電流狭窄構造を成すように設けられたものとなる。
【００１４】このようなII−VI族半導体デバイスを製造
する場合、その製造方法としては、II−VI族半導体結晶
にＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの少なくとも
一つを接触・合金化して高抵抗層を形成してII−VI族半
導体デバイスと成す高抵抗層形成工程と、II−VI族半導
体デバイスに所用の回路を電極形成により設ける回路形
成工程とを実施すれば良い。又、特にII−VI族半導体デ
バイスとして半導体レーザを製造する場合、その製造方
法としては、高抵抗層形成工程で高抵抗層を電流狭窄構
造を成すように形成すれば良い。
する場合、その製造方法としては、II−VI族半導体結晶
にＩＢ金属であるＣｕ，Ａｇ，Ａｕのうちの少なくとも
一つを接触・合金化して高抵抗層を形成してII−VI族半
導体デバイスと成す高抵抗層形成工程と、II−VI族半導
体デバイスに所用の回路を電極形成により設ける回路形
成工程とを実施すれば良い。又、特にII−VI族半導体デ
バイスとして半導体レーザを製造する場合、その製造方
法としては、高抵抗層形成工程で高抵抗層を電流狭窄構
造を成すように形成すれば良い。
【００１５】そこで、以下は幾つかの実施例を挙げ、II
−VI族半導体デバイスの製造方法を具体的に説明する。
−VI族半導体デバイスの製造方法を具体的に説明する。
【００１６】［実施例１］実施例１では、II−VI族半導
体デバイスとして電子デバイスであるＭＩＳＦＥＴを製
造した。図１は、本発明の実施例１に係る電子デバイス
であるＭＩＳＦＥＴの製造方法を説明するために示した
もので、同図（ａ）はその製造工程の前期工程における
側面断面図に関するもの，同図（ｂ）はその製造工程の
中期工程における側面断面図に関するもの，同図（ｃ）
はその製造工程の後期工程における側面断面図に関する
ものである。
体デバイスとして電子デバイスであるＭＩＳＦＥＴを製
造した。図１は、本発明の実施例１に係る電子デバイス
であるＭＩＳＦＥＴの製造方法を説明するために示した
もので、同図（ａ）はその製造工程の前期工程における
側面断面図に関するもの，同図（ｂ）はその製造工程の
中期工程における側面断面図に関するもの，同図（ｃ）
はその製造工程の後期工程における側面断面図に関する
ものである。
【００１７】ここでは、先ず図１（ａ）に示されるよう
に、ＭＢＥ法によりｉ−ＧａＡｓ基板１上に厚さ２μｍ
のｉ−ＺｎＳｅ層２と、厚さ２００ｎｍのｎ−ＺｎＳｅ
層３とをこの順でエピタキシャル成長させて設けた後、
真空蒸着によりｎ−ＺｎＳｅ層３上に厚さ３０ｎｍのＣ
ｕを蒸着してからフォトリソグラフィ技術により幅１．
５μｍのＣｕ層４を形成した。
に、ＭＢＥ法によりｉ−ＧａＡｓ基板１上に厚さ２μｍ
のｉ−ＺｎＳｅ層２と、厚さ２００ｎｍのｎ−ＺｎＳｅ
層３とをこの順でエピタキシャル成長させて設けた後、
真空蒸着によりｎ−ＺｎＳｅ層３上に厚さ３０ｎｍのＣ
ｕを蒸着してからフォトリソグラフィ技術により幅１．
５μｍのＣｕ層４を形成した。
【００１８】次に、高抵抗層形成工程として、このウェ
ハを窒素雰囲気中２００℃の温度条件下でアニールする
ことにより、ｎ−ＺｎＳｅ層３上にあったＣｕ層４を拡
散させ、図１（ｂ）に示されるように、ｎ−ＺｎＳｅ層
３中に高抵抗層５を埋設形成した。
ハを窒素雰囲気中２００℃の温度条件下でアニールする
ことにより、ｎ−ＺｎＳｅ層３上にあったＣｕ層４を拡
散させ、図１（ｂ）に示されるように、ｎ−ＺｎＳｅ層
３中に高抵抗層５を埋設形成した。
【００１９】更に、回路形成工程として、高抵抗層５上
を含むｎ−ＺｎＳｅ層３上に金を蒸着して図１（ｃ）に
示されるように、ドレイン電極６，ゲート電極７，及び
ソース電極８を形成してＭＩＳＦＥＴを作製した。
を含むｎ−ＺｎＳｅ層３上に金を蒸着して図１（ｃ）に
示されるように、ドレイン電極６，ゲート電極７，及び
ソース電極８を形成してＭＩＳＦＥＴを作製した。
【００２０】このＭＩＳＦＥＴでは、ドレイン電極６及
びソース電極８の間に電圧を印加すると電流が流れ、ゲ
ート電極７の電圧が変化されることにより、その電流変
化によるＦＥＴ動作が得られる。
びソース電極８の間に電圧を印加すると電流が流れ、ゲ
ート電極７の電圧が変化されることにより、その電流変
化によるＦＥＴ動作が得られる。
【００２１】尚、この実施例１では、電子デバイスとし
てＭＩＳＦＥＴを作製する場合を説明したが、ＨＥＭＴ
等の半導体デバイスであっても同様に作製できる。又、
実施例１では、各層を成す半導体素材としてＺｎＳｅを
用いた場合を説明したが、これに代えて例えばＺｎＳＳ
ｅ，ＭｇＺｎＳＳｅ等を用いたり、或いはＩｎＰ基板上
に対してＺｎＣｄＳｅ等を用いて層構成するようにして
も良い。更に、実施例１ではＩＢ金属材料としてＣｕを
用いた場合を説明したが、これに限らず更にＡｇ，Ａｕ
の少なくとも一つを加えて合金化したり、或いはＣｕに
Ａｇ，Ａｕを代用しても良い。
てＭＩＳＦＥＴを作製する場合を説明したが、ＨＥＭＴ
等の半導体デバイスであっても同様に作製できる。又、
実施例１では、各層を成す半導体素材としてＺｎＳｅを
用いた場合を説明したが、これに代えて例えばＺｎＳＳ
ｅ，ＭｇＺｎＳＳｅ等を用いたり、或いはＩｎＰ基板上
に対してＺｎＣｄＳｅ等を用いて層構成するようにして
も良い。更に、実施例１ではＩＢ金属材料としてＣｕを
用いた場合を説明したが、これに限らず更にＡｇ，Ａｕ
の少なくとも一つを加えて合金化したり、或いはＣｕに
Ａｇ，Ａｕを代用しても良い。
【００２２】［実施例２］実施例２では、II−VI族半導
体デバイスとして光検出素子を製造した。図２は、本発
明の実施例２に係る光検出素子の製造方法を説明するた
めに示したもので、同図（ａ）はその製造工程の前期工
程における側面断面図に関するもの，同図（ｂ）はその
製造工程の中期工程における側面断面図に関するもの，
同図（ｃ）はその製造工程の後期工程における側面断面
図に関するものである。
体デバイスとして光検出素子を製造した。図２は、本発
明の実施例２に係る光検出素子の製造方法を説明するた
めに示したもので、同図（ａ）はその製造工程の前期工
程における側面断面図に関するもの，同図（ｂ）はその
製造工程の中期工程における側面断面図に関するもの，
同図（ｃ）はその製造工程の後期工程における側面断面
図に関するものである。
【００２３】ここでは、先ず図２（ａ）に示されるよう
に、ＭＢＥ法によりｐ−ＧａＡｓ基板９上にキャリア密
度が１×１０18／ｃｍ3 で厚さが１μｍのｐ−ＺｎＳｅ
層１０と、キャリア密度が５×１０15／ｃｍ3 で厚さが
３μｍのｐ- −ＺｎＳｅ層１１と、キャリア密度が１×
１０18／ｃｍ3 で厚さが１μｍのｎ−ＺｎＳｅ層１２と
をこの順でエピタキシャル成長させて設けた後、真空蒸
着法によりｎ−ＺｎＳｅ層１２上にＡｇを蒸着してから
フォトリソグラフィ技術により内径３００μｍの窓を有
するＡｇ層１３をパターン形成した。
に、ＭＢＥ法によりｐ−ＧａＡｓ基板９上にキャリア密
度が１×１０18／ｃｍ3 で厚さが１μｍのｐ−ＺｎＳｅ
層１０と、キャリア密度が５×１０15／ｃｍ3 で厚さが
３μｍのｐ- −ＺｎＳｅ層１１と、キャリア密度が１×
１０18／ｃｍ3 で厚さが１μｍのｎ−ＺｎＳｅ層１２と
をこの順でエピタキシャル成長させて設けた後、真空蒸
着法によりｎ−ＺｎＳｅ層１２上にＡｇを蒸着してから
フォトリソグラフィ技術により内径３００μｍの窓を有
するＡｇ層１３をパターン形成した。
【００２４】次に、高抵抗層形成工程として、このウェ
ハを窒素雰囲気中３５０℃の温度条件下でアニールする
ことにより、ｎ−ＺｎＳｅ層１２上にあったＡｇ層１３
を拡散させ、図２（ｂ）に示されるように、ｎ−ＺｎＳ
ｅ層１２中に高抵抗層１４を埋設形成した。
ハを窒素雰囲気中３５０℃の温度条件下でアニールする
ことにより、ｎ−ＺｎＳｅ層１２上にあったＡｇ層１３
を拡散させ、図２（ｂ）に示されるように、ｎ−ＺｎＳ
ｅ層１２中に高抵抗層１４を埋設形成した。
【００２５】更に、図２（ｃ）に示されるように、回路
形成工程として、高抵抗層１４上を含むｎ−ＺｎＳｅ層
１２上には内径２５０μｍの窓を有するＡｕ電極１５
を，ｐ−ＧａＡｓ基板９の裏面上にはＡｕＧｅ電極１６
をそれぞれ形成して光検出素子を作製した。
形成工程として、高抵抗層１４上を含むｎ−ＺｎＳｅ層
１２上には内径２５０μｍの窓を有するＡｕ電極１５
を，ｐ−ＧａＡｓ基板９の裏面上にはＡｕＧｅ電極１６
をそれぞれ形成して光検出素子を作製した。
【００２６】この光検出素子では、逆バイアス電圧を印
加して光を入力すると電流が容易に流れ、暗電流の少な
い光検出素子が得られる。
加して光を入力すると電流が容易に流れ、暗電流の少な
い光検出素子が得られる。
【００２７】尚、この実施例２では、各層を成す半導体
素材としてＺｎＳｅを用いた場合を説明したが、これに
代えてＺｎＳＳｅ，ＭｇＺｎＳＳｅ等を用いたり、或い
はＩｎＰ基板上に対してＺｎＣｄＳｅ等を用いて層構成
するようにしても良い。又、ＩＢ金属材料としてＡｇを
用いた場合を説明したが、これに限らず更にＣｕ，Ａｕ
の少なくとも一つを加えて合金化したり、或いはＡｇに
Ｃｕ，Ａｕを代用しても良い。
素材としてＺｎＳｅを用いた場合を説明したが、これに
代えてＺｎＳＳｅ，ＭｇＺｎＳＳｅ等を用いたり、或い
はＩｎＰ基板上に対してＺｎＣｄＳｅ等を用いて層構成
するようにしても良い。又、ＩＢ金属材料としてＡｇを
用いた場合を説明したが、これに限らず更にＣｕ，Ａｕ
の少なくとも一つを加えて合金化したり、或いはＡｇに
Ｃｕ，Ａｕを代用しても良い。
【００２８】［実施例３］実施例３では、II−VI族半導
体デバイスとして半導体レーザを製造した。図３は、本
発明の実施例３に係る半導体レーザの製造方法を説明す
るために示したもので、同図（ａ）はその製造工程の前
期工程における側面断面図に関するもの，同図（ｂ）は
その製造工程の後期工程における側面断面図に関するも
のである。
体デバイスとして半導体レーザを製造した。図３は、本
発明の実施例３に係る半導体レーザの製造方法を説明す
るために示したもので、同図（ａ）はその製造工程の前
期工程における側面断面図に関するもの，同図（ｂ）は
その製造工程の後期工程における側面断面図に関するも
のである。
【００２９】ここでは、先ず図３（ａ）に示されるよう
に、ＭＢＥ法によりｎ−ＧａＡｓ基板１７上に塩素濃度
が５×１０17で厚さが１．５μｍの塩素ドープＺｎ０．
９２Ｍｇ０．０８Ｓ０．１２Ｓｅ０．８８から成るｎ型
クラッド層１８と、厚さが０．１μｍのＺｎＳｅから成
る活性層１９と、窒素濃度が１×１０17で厚さが１μｍ
の窒素ドープＺｎ０．９２Ｍｇ０．０８Ｓ０．１２Ｓｅ
０．８８から成るｐ型クラッド層２０と、窒素濃度が１
×１０18で厚さが０．０５μｍの窒素ドープＺｎＳｅＴ
ｅから成るコンタクト層２１とをこの順でエピタキシャ
ル成長させて設けた後、真空蒸着法によりコンタクト層
２１上に厚さ２００ｎｍのＣｕを蒸着してからストライ
プ状にエッチングしてＣｕ層２２をパターン形成し、更
にＣｕ層２２を含むコンタクト層２１上にＡｕを蒸着し
てＡｕ電極２３を形成した。
に、ＭＢＥ法によりｎ−ＧａＡｓ基板１７上に塩素濃度
が５×１０17で厚さが１．５μｍの塩素ドープＺｎ０．
９２Ｍｇ０．０８Ｓ０．１２Ｓｅ０．８８から成るｎ型
クラッド層１８と、厚さが０．１μｍのＺｎＳｅから成
る活性層１９と、窒素濃度が１×１０17で厚さが１μｍ
の窒素ドープＺｎ０．９２Ｍｇ０．０８Ｓ０．１２Ｓｅ
０．８８から成るｐ型クラッド層２０と、窒素濃度が１
×１０18で厚さが０．０５μｍの窒素ドープＺｎＳｅＴ
ｅから成るコンタクト層２１とをこの順でエピタキシャ
ル成長させて設けた後、真空蒸着法によりコンタクト層
２１上に厚さ２００ｎｍのＣｕを蒸着してからストライ
プ状にエッチングしてＣｕ層２２をパターン形成し、更
にＣｕ層２２を含むコンタクト層２１上にＡｕを蒸着し
てＡｕ電極２３を形成した。
【００３０】次に、高抵抗層形成工程として、このウェ
ハを窒素雰囲気中２００℃の温度条件下でアニールする
ことにより、コンタクト層２１上にあったＣｕ層２２を
コンタクト層２１中及びｐ型クラッド層２０中に拡散さ
せて高抵抗化し、図３（ｂ）に示されるように、コンタ
クト層２１中及びｐ型クラッド層２０中には高抵抗層２
４を電流狭窄構造を成すように埋設形成した。又、この
ときに平行して回路形成工程として、ｎ−ＧａＡｓ基板
１７の裏面上にはＩｎを蒸着してＩｎ電極２５を形成し
て半導体レーザを作製した。
ハを窒素雰囲気中２００℃の温度条件下でアニールする
ことにより、コンタクト層２１上にあったＣｕ層２２を
コンタクト層２１中及びｐ型クラッド層２０中に拡散さ
せて高抵抗化し、図３（ｂ）に示されるように、コンタ
クト層２１中及びｐ型クラッド層２０中には高抵抗層２
４を電流狭窄構造を成すように埋設形成した。又、この
ときに平行して回路形成工程として、ｎ−ＧａＡｓ基板
１７の裏面上にはＩｎを蒸着してＩｎ電極２５を形成し
て半導体レーザを作製した。
【００３１】この半導体レーザでは、電流の供給に際し
て電流２０ｍＡで発振し、横モードを制御したレーザ光
が得られる。
て電流２０ｍＡで発振し、横モードを制御したレーザ光
が得られる。
【００３２】因みに、温度条件２００℃のアニールでは
Ｃｕ層２２のみが拡散してＡｕ電極２３は拡散しないた
め、Ｃｕ層２２に接した領域のみが高抵抗となる。又、
Ａｕ電極２３の形成にはマスクの目合わせは必要なく、
容易にして簡便に半導体レーザが得られる。更に、高抵
抗層２４の深さは蒸着するＣｕ層２２の厚さにより制御
することができる。
Ｃｕ層２２のみが拡散してＡｕ電極２３は拡散しないた
め、Ｃｕ層２２に接した領域のみが高抵抗となる。又、
Ａｕ電極２３の形成にはマスクの目合わせは必要なく、
容易にして簡便に半導体レーザが得られる。更に、高抵
抗層２４の深さは蒸着するＣｕ層２２の厚さにより制御
することができる。
【００３３】尚、この実施例３では、レーザ材料として
ＺｎＭｇＳＳｅ系のものを用いた場合を説明したが、こ
れに限らずＺｎＭｇＣｄＳｅ系等の他のII−VI族半導体
材料系のものを用いても良い。又、実施例３では、基板
としてｎ型ＧａＡｓを用いた場合を説明したが、ｐ型Ｇ
ａＡｓ基板を用いたレーザやＺｎＳｅ基板等の他の材料
による基板を用いても良い。更に、ＩＢ金属材料として
Ｃｕを用いると共に、電極材料にＡｕを用いた場合を説
明したが、これに限らず更にＣｕやＡｕに対して他のＩ
Ｂ金属（ＣｕではＡｇやＡｕであり、ＡｕではＣｕやＡ
ｇ）の少なくとも一つを加えて合金化したり、或いはＣ
ｕやＡｕにそれぞれ他のＩＢ金属（ＣｕではＡｇやＡｕ
であり、ＡｕではＣｕやＡｇ）を代用しても良い。
ＺｎＭｇＳＳｅ系のものを用いた場合を説明したが、こ
れに限らずＺｎＭｇＣｄＳｅ系等の他のII−VI族半導体
材料系のものを用いても良い。又、実施例３では、基板
としてｎ型ＧａＡｓを用いた場合を説明したが、ｐ型Ｇ
ａＡｓ基板を用いたレーザやＺｎＳｅ基板等の他の材料
による基板を用いても良い。更に、ＩＢ金属材料として
Ｃｕを用いると共に、電極材料にＡｕを用いた場合を説
明したが、これに限らず更にＣｕやＡｕに対して他のＩ
Ｂ金属（ＣｕではＡｇやＡｕであり、ＡｕではＣｕやＡ
ｇ）の少なくとも一つを加えて合金化したり、或いはＣ
ｕやＡｕにそれぞれ他のＩＢ金属（ＣｕではＡｇやＡｕ
であり、ＡｕではＣｕやＡｇ）を代用しても良い。
【００３４】
【発明の効果】以上に述べた通り、本発明によれば、電
流の狭窄を充分に計り得るII−VI族半導体を含む電流狭
窄構造の高抵抗層を有するII−VI族半導体デバイスを少
ない工程数で簡便に作製し得るようになる。特に、II−
VI族半導体デバイスとして半導体レーザを製造する場合
には、電極形成にマスクの目合わせが不要となる上、高
抵抗層の深さを蒸着するＩＢ金属層の厚さで制御できる
ため、容易にして簡便に作製可能になる。
流の狭窄を充分に計り得るII−VI族半導体を含む電流狭
窄構造の高抵抗層を有するII−VI族半導体デバイスを少
ない工程数で簡便に作製し得るようになる。特に、II−
VI族半導体デバイスとして半導体レーザを製造する場合
には、電極形成にマスクの目合わせが不要となる上、高
抵抗層の深さを蒸着するＩＢ金属層の厚さで制御できる
ため、容易にして簡便に作製可能になる。
【図１】本発明の実施例１に係る電子デバイスであるＭ
ＩＳＦＥＴの製造方法を説明するために示したもので、
（ａ）はその製造工程の前期工程における側面断面図に
関するもの，（ｂ）はその製造工程の中期工程における
側面断面図に関するもの，（ｃ）はその製造工程の後期
工程における側面断面図に関するものである。
ＩＳＦＥＴの製造方法を説明するために示したもので、
（ａ）はその製造工程の前期工程における側面断面図に
関するもの，（ｂ）はその製造工程の中期工程における
側面断面図に関するもの，（ｃ）はその製造工程の後期
工程における側面断面図に関するものである。
【図２】本発明の実施例２に係る光検出素子の製造方法
を説明するために示したもので、（ａ）はその製造工程
の前期工程における側面断面図に関するもの，（ｂ）は
その製造工程の中期工程における側面断面図に関するも
の，（ｃ）はその製造工程の後期工程における側面断面
図に関するものである。
を説明するために示したもので、（ａ）はその製造工程
の前期工程における側面断面図に関するもの，（ｂ）は
その製造工程の中期工程における側面断面図に関するも
の，（ｃ）はその製造工程の後期工程における側面断面
図に関するものである。
【図３】本発明の実施例３に係る半導体レーザの製造方
法を説明するために示したもので、（ａ）はその製造工
程の前期工程における側面断面図に関するもの，（ｂ）
はその製造工程の後期工程における側面断面図に関する
ものである。
法を説明するために示したもので、（ａ）はその製造工
程の前期工程における側面断面図に関するもの，（ｂ）
はその製造工程の後期工程における側面断面図に関する
ものである。
１ ｉ−ＧａＡｓ基板 ２ ｉ−ＺｎＳｅ層 ３，１２ ｎ−ＺｎＳｅ層 ４，２２ Ｃｕ層 ５，１４，２４ 高抵抗層 ６ ドレイン電極 ７ ゲート電極 ８ ソース電極 ９ ｐ−ＧａＡｓ基板 １０ ｐ−ＺｎＳｅ層 １１ ｐ- −ＺｎＳｅ層 １３ Ａｇ層 １５，２３ Ａｕ電極 １６ ＡｕＧｅ電極 １７ ｎ−ＧａＡｓ基板 １８ ｎクラッド層 １９ 活性層 ２０ ｐクラッド層 ２１ ｐコンタクト層 ２５ Ｉｎ電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−8461（ＪＰ，Ａ) 特開 平７−7220（ＪＰ，Ａ) 特開 昭58−128743（ＪＰ，Ａ) 特開 昭55−128824（ＪＰ，Ａ) 特開 昭48−47768（ＪＰ，Ａ) 特開 平８−222804（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18 H01L 21/322 H01L 33/00
Claims (4)
- 【請求項１】 II−VI族半導体及びＩＢ金属であるＣ
ｕ，Ａｇ，Ａｕのうちの少なくとも一つが接触・合金化
されて成る高抵抗層を有して所用の回路として作製され
たことを特徴とするII−VI族半導体デバイス。 - 【請求項２】 請求項１記載のII−VI族半導体デバイス
に属される半導体レーザであって、前記高抵抗層が電流
狭窄構造を成すように設けられたことを特徴とする半導
体レーザ。 - 【請求項３】 II−VI族半導体結晶にＩＢ金属であるＣ
ｕ，Ａｇ，Ａｕのうちの少なくとも一つを接触・合金化
して高抵抗層を形成してII−VI族半導体デバイスと成す
高抵抗層形成工程と、前記II−VI族半導体デバイスに所
用の回路を電極形成により設ける回路形成工程とを含む
ことを特徴とするII−VI族半導体デバイスの製造方法。 - 【請求項４】 請求項３記載のII−VI族半導体デバイス
の製造方法の適用により得られる半導体レーザの製造方
法であって、前記高抵抗層形成工程では、前記高抵抗層
を電流狭窄構造を成すように形成することを特徴とする
半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP737496A JP2757915B2 (ja) | 1996-01-19 | 1996-01-19 | Ｉｉ−ｖｉ族半導体デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP737496A JP2757915B2 (ja) | 1996-01-19 | 1996-01-19 | Ｉｉ−ｖｉ族半導体デバイス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199801A JPH09199801A (ja) | 1997-07-31 |
| JP2757915B2 true JP2757915B2 (ja) | 1998-05-25 |
Family
ID=11664199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP737496A Expired - Fee Related JP2757915B2 (ja) | 1996-01-19 | 1996-01-19 | Ｉｉ−ｖｉ族半導体デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109103239A (zh) * | 2018-08-21 | 2018-12-28 | 西安电子科技大学 | 一种具有栅下局部低掺杂的4H-SiC金属半导体场效应晶体管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3912226B2 (ja) * | 2002-08-26 | 2007-05-09 | 住友電気工業株式会社 | ｐ型ＧａＡｓ基板ＺｎＳｅ系フォトダイオードおよびｐ型ＧａＡｓ基板ＺｎＳｅ系アバランシェフォトダイオード |
| TW200501456A (en) * | 2003-04-23 | 2005-01-01 | Hoya Corp | Light-emitting diode |
-
1996
- 1996-01-19 JP JP737496A patent/JP2757915B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109103239A (zh) * | 2018-08-21 | 2018-12-28 | 西安电子科技大学 | 一种具有栅下局部低掺杂的4H-SiC金属半导体场效应晶体管 |
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| Publication number | Publication date |
|---|---|
| JPH09199801A (ja) | 1997-07-31 |
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