JPH058664A - コントロールユニツトの処理装置 - Google Patents
コントロールユニツトの処理装置Info
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- JPH058664A JPH058664A JP3158646A JP15864691A JPH058664A JP H058664 A JPH058664 A JP H058664A JP 3158646 A JP3158646 A JP 3158646A JP 15864691 A JP15864691 A JP 15864691A JP H058664 A JPH058664 A JP H058664A
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- control
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【目的】 複数のコントロールユニットとＲＡＭとの間
でデータの受け渡しを行う処理装置において、ハードウ
ェア構成を複雑化させることなく、また、ＲＡＭ容量を
小さくすることなく、データ干渉時にデータが誤って読
み出されるのを防止する。 【構成】 ある制御周期において、ＣＰＵ１によるデュ
アルポートＲＡＭへのデータの書き込みとＣＰＵ２によ
るデュアルポートＲＡＭからのデータの読み込みとがデ
ータ干渉を起こした場合（ａ）、それをＲＡＭから読み
出されたデータのエラー頻度等によって判別し、ＣＰＵ
２のプログラムのタイミングをずらしてデータ干渉を回
避する（ｂ）。また、データ干渉時に複数の割り込み処
理の処理順序を変更するようにしてもよい。
でデータの受け渡しを行う処理装置において、ハードウ
ェア構成を複雑化させることなく、また、ＲＡＭ容量を
小さくすることなく、データ干渉時にデータが誤って読
み出されるのを防止する。 【構成】 ある制御周期において、ＣＰＵ１によるデュ
アルポートＲＡＭへのデータの書き込みとＣＰＵ２によ
るデュアルポートＲＡＭからのデータの読み込みとがデ
ータ干渉を起こした場合（ａ）、それをＲＡＭから読み
出されたデータのエラー頻度等によって判別し、ＣＰＵ
２のプログラムのタイミングをずらしてデータ干渉を回
避する（ｂ）。また、データ干渉時に複数の割り込み処
理の処理順序を変更するようにしてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、複数のコントロールユ
ニットとＲＡＭとの間でデータの受け渡しを行うコント
ロールユニットの処理装置に関する。
ニットとＲＡＭとの間でデータの受け渡しを行うコント
ロールユニットの処理装置に関する。
【０００２】
【従来の技術】例えば自動車の制御系においては、エン
ジンの燃料噴射量の制御や自動変速機の変速制御等の各
種制御は、マイクロコンピュータを用いて行うのが一般
的であり、また、最近、これらの各種制御を行うコント
ローラを統合コントローラ化するシステムが考えられて
いる。ところで、上記のような各種制御を統合コントロ
ーラにより行う場合には、複数のコントロールユニット
を有するコントローラ（所謂マルチＣＰＵ方式コントロ
ーラ）を用いることが不可欠であって、その場合、複数
のコントロールユニットに対して記憶装置であるＲＡＭ
（Random AccessMemory）を共通化し、ＲＡＭのバスと
各コントロールユニットのバスとを切り替えるためのバ
ス調停回路を設けるのが普通である。しかし、このよう
に各コントロールユニットとＲＡＭとの間にバス調停回
路を設けた構成では、ハードウェアが複雑となり、ま
た、バス調停回路の制御が複雑化するために制御の処理
性が余り良くないという問題があることから、近年、例
えば特開平２−２１５９５２号公報に記載されているよ
うに、デュアルポートＲＡＭ（以下、ＤＰＲと言う。）
を用いた制御装置が提案されている。このＤＰＲは、二
つのコントロールユニットとそれぞれ直結することがで
き、各コントロールユニットからそれぞれアクセスが可
能であり、そのため、該ＤＰＲを用いることで上記のよ
うなバス調停回路が不要となる。また、このように二つ
のコントロールユニットをそれぞれ共通のＤＰＲに接続
するようにしたものでは、各コントロールユニットがＤ
ＰＲの同じメモリアドレスに同時にアクセスして、例え
ば一方のコントロールユニットが書き込み途中のデータ
を他方のコントロールユニットが読み出してしまうとい
う所謂データ干渉が生じた場合に、正確なデータの読み
出しが行えなくなる恐れがあることから、通常は、上記
公報にも記載されているように、データ干渉時にビジー
（ＢＵＳＹ）信号を出力して、いずれかのコントロール
ユニットを停止させるようにし、それによって、誤った
データの読み出しの問題を回避するようにしている。
ジンの燃料噴射量の制御や自動変速機の変速制御等の各
種制御は、マイクロコンピュータを用いて行うのが一般
的であり、また、最近、これらの各種制御を行うコント
ローラを統合コントローラ化するシステムが考えられて
いる。ところで、上記のような各種制御を統合コントロ
ーラにより行う場合には、複数のコントロールユニット
を有するコントローラ（所謂マルチＣＰＵ方式コントロ
ーラ）を用いることが不可欠であって、その場合、複数
のコントロールユニットに対して記憶装置であるＲＡＭ
（Random AccessMemory）を共通化し、ＲＡＭのバスと
各コントロールユニットのバスとを切り替えるためのバ
ス調停回路を設けるのが普通である。しかし、このよう
に各コントロールユニットとＲＡＭとの間にバス調停回
路を設けた構成では、ハードウェアが複雑となり、ま
た、バス調停回路の制御が複雑化するために制御の処理
性が余り良くないという問題があることから、近年、例
えば特開平２−２１５９５２号公報に記載されているよ
うに、デュアルポートＲＡＭ（以下、ＤＰＲと言う。）
を用いた制御装置が提案されている。このＤＰＲは、二
つのコントロールユニットとそれぞれ直結することがで
き、各コントロールユニットからそれぞれアクセスが可
能であり、そのため、該ＤＰＲを用いることで上記のよ
うなバス調停回路が不要となる。また、このように二つ
のコントロールユニットをそれぞれ共通のＤＰＲに接続
するようにしたものでは、各コントロールユニットがＤ
ＰＲの同じメモリアドレスに同時にアクセスして、例え
ば一方のコントロールユニットが書き込み途中のデータ
を他方のコントロールユニットが読み出してしまうとい
う所謂データ干渉が生じた場合に、正確なデータの読み
出しが行えなくなる恐れがあることから、通常は、上記
公報にも記載されているように、データ干渉時にビジー
（ＢＵＳＹ）信号を出力して、いずれかのコントロール
ユニットを停止させるようにし、それによって、誤った
データの読み出しの問題を回避するようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、データ
干渉時にＢＵＳＹ信号を出力する方法では、該ＢＵＳＹ
信号を処理するための回路（ＢＵＳＹ回路）が必要とな
って、その分ハードウェアが複雑化するという問題があ
り、また、ＤＰＲにＢＵＳＹ信号を出力するための端子
が必要となり、その分アドレス端子が減ってアドレス空
間が小さくなってしまうという問題がある。
干渉時にＢＵＳＹ信号を出力する方法では、該ＢＵＳＹ
信号を処理するための回路（ＢＵＳＹ回路）が必要とな
って、その分ハードウェアが複雑化するという問題があ
り、また、ＤＰＲにＢＵＳＹ信号を出力するための端子
が必要となり、その分アドレス端子が減ってアドレス空
間が小さくなってしまうという問題がある。
【０００４】本発明は上記のような問題点に鑑みてなさ
れたものであって、ハードウェア構成を複雑化させるこ
となく、また、ＲＡＭ容量を小さくすることなく、デー
タ干渉時にデータが誤って読み出されるのを防止するこ
とのできるコントロールユニットの処理装置を得ること
を目的とする。
れたものであって、ハードウェア構成を複雑化させるこ
となく、また、ＲＡＭ容量を小さくすることなく、デー
タ干渉時にデータが誤って読み出されるのを防止するこ
とのできるコントロールユニットの処理装置を得ること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、データ干渉の
判別とそれに対する処理をすべてソフトウェアで行うこ
とにより上記課題を解決したものであって、その構成は
図１に示すとおりである。すなわち、本発明に係るコン
トロールユニットの処理装置は、複数のコントロールユ
ニットと、これら複数のコントロールユニットで処理さ
れたデータの読み込みおよび書き込みが可能なＲＡＭを
備えたコントロールユニットの処理装置であって、ＲＡ
Ｍに対する複数のコントロールユニットのアクセスが同
時に行われてデータ干渉が生じたことを判別するデータ
干渉判別手段と、このデータ干渉判別手段の出力を受け
アクセスの同時に行われたコントロールユニットのうち
少なくとも一方のコントロールユニットの処理タイミン
グを変更する処理タイミング変更手段を設けたことを特
徴とする。
判別とそれに対する処理をすべてソフトウェアで行うこ
とにより上記課題を解決したものであって、その構成は
図１に示すとおりである。すなわち、本発明に係るコン
トロールユニットの処理装置は、複数のコントロールユ
ニットと、これら複数のコントロールユニットで処理さ
れたデータの読み込みおよび書き込みが可能なＲＡＭを
備えたコントロールユニットの処理装置であって、ＲＡ
Ｍに対する複数のコントロールユニットのアクセスが同
時に行われてデータ干渉が生じたことを判別するデータ
干渉判別手段と、このデータ干渉判別手段の出力を受け
アクセスの同時に行われたコントロールユニットのうち
少なくとも一方のコントロールユニットの処理タイミン
グを変更する処理タイミング変更手段を設けたことを特
徴とする。
【０００６】上記データ干渉判別手段は、ＲＡＭから読
み出された今回のデータが前回のデータと異なるエラー
の頻度を検出するエラー頻度検出手段と、該エラー頻度
検出手段により検出されたエラー頻度が高いときにデー
タ干渉が生じたと判別する判別手段とからなるものとす
ることができる。
み出された今回のデータが前回のデータと異なるエラー
の頻度を検出するエラー頻度検出手段と、該エラー頻度
検出手段により検出されたエラー頻度が高いときにデー
タ干渉が生じたと判別する判別手段とからなるものとす
ることができる。
【０００７】また、上記処理タイミング変更手段は、複
数の割り込み処理の処理順序を変更することにより処理
タイミングを変更するものとすることができる。
数の割り込み処理の処理順序を変更することにより処理
タイミングを変更するものとすることができる。
【０００８】
【作用】ＲＡＭに対する複数のコントロールユニットの
アクセスが同時に行われてデータ干渉が起きていること
が判別手段により判別されると、これらアクセスの同時
に行われたコントロールユニットのうち少なくとも一方
のコントロールユニットの処理タイミングが変更され、
それによって、誤ったデータの読み出しが防がれる。
アクセスが同時に行われてデータ干渉が起きていること
が判別手段により判別されると、これらアクセスの同時
に行われたコントロールユニットのうち少なくとも一方
のコントロールユニットの処理タイミングが変更され、
それによって、誤ったデータの読み出しが防がれる。
【０００９】ＲＡＭから読み出されたデータのエラー頻
度を検出し、そのエラー頻度が高いときにアクセスが重
なったものと判別するようにすると、より確実な判別が
可能となる。
度を検出し、そのエラー頻度が高いときにアクセスが重
なったものと判別するようにすると、より確実な判別が
可能となる。
【００１０】また、処理タイミングの変更は、複数の割
り込み処理の処理順序を変更することにより行うことも
可能である。
り込み処理の処理順序を変更することにより行うことも
可能である。
【００１１】
【実施例】以下、実施例を図面に基づいて説明する。
【００１２】図２は本発明の第１の実施例のシステム構
成図、図３は同実施例の制御特性を示すタイムチャート
である。
成図、図３は同実施例の制御特性を示すタイムチャート
である。
【００１３】この実施例のシステムは、自動車の制御系
に適用し、一つのコントローラで燃料噴射制御（ＥＧＩ
制御）と変速制御（ＥＡＴ制御）とを行うものであっ
て、第１のコントロールユニット１（ＣＰＵ１）および
第２のコントロールユニット２（ＣＰＵ２）と、これら
ＣＰＵ１およびＣＰＵ２との間でデータの受け渡しを行
う共通のＤＰＲ３を備えている。ＣＰＵ１およびＣＰＵ
２は、それぞれ、データバスおよびアドレスバスを介し
てＲＯＭ（Read Only Memory）４，５および入出力装置
（Ｉ／Ｏ）６，７に接続され、また、ＣＰＵ１側の入出
力装置６はセンサインタフェイス８に、ＣＰＵ２側の入
出力装置７はアクチュエータインタフェイス９にそれぞ
れ接続されている。また、ＣＰＵ１およびＣＰＵ２には
タイマ１０からインタラプト（割り込み）信号が入力さ
れる。
に適用し、一つのコントローラで燃料噴射制御（ＥＧＩ
制御）と変速制御（ＥＡＴ制御）とを行うものであっ
て、第１のコントロールユニット１（ＣＰＵ１）および
第２のコントロールユニット２（ＣＰＵ２）と、これら
ＣＰＵ１およびＣＰＵ２との間でデータの受け渡しを行
う共通のＤＰＲ３を備えている。ＣＰＵ１およびＣＰＵ
２は、それぞれ、データバスおよびアドレスバスを介し
てＲＯＭ（Read Only Memory）４，５および入出力装置
（Ｉ／Ｏ）６，７に接続され、また、ＣＰＵ１側の入出
力装置６はセンサインタフェイス８に、ＣＰＵ２側の入
出力装置７はアクチュエータインタフェイス９にそれぞ
れ接続されている。また、ＣＰＵ１およびＣＰＵ２には
タイマ１０からインタラプト（割り込み）信号が入力さ
れる。
【００１４】ＣＰＵ１は、インタラプト信号によりスタ
ートして、車速，エンジン回転数（ＥＳＰ），温度等の
各種信号をセンサインタフェイス８，入出力装置６を介
して取り込み、それをデータ処理してＤＰＲ３に書き込
む。一方、ＣＰＵ２は、やはりインタラプト信号により
スタートして、ＣＰＵ１によりＤＰＲ３に書き込まれた
データを読み込み、そのデータに基づいて各アクチュエ
ータの制御量を計算して、制御信号を入出力装置７およ
びアクチュエータインタフェイス９を介してエンジンの
インジェクタや自動変速機の変速用油圧バルブ等へ出力
する。
ートして、車速，エンジン回転数（ＥＳＰ），温度等の
各種信号をセンサインタフェイス８，入出力装置６を介
して取り込み、それをデータ処理してＤＰＲ３に書き込
む。一方、ＣＰＵ２は、やはりインタラプト信号により
スタートして、ＣＰＵ１によりＤＰＲ３に書き込まれた
データを読み込み、そのデータに基づいて各アクチュエ
ータの制御量を計算して、制御信号を入出力装置７およ
びアクチュエータインタフェイス９を介してエンジンの
インジェクタや自動変速機の変速用油圧バルブ等へ出力
する。
【００１５】そして、図３（ａ）に示すように、ある制
御周期において、ＣＰＵ１によるＤＰＲ３へのデータの
書き込みとＣＰＵ２によるＤＰＲ３からのデータの読み
込みとがデータ干渉を起こした場合、図３（ｂ）に矢印
で示すように、ＣＰＵ２のプログラムのタイミングがず
らされ、それによって、データ干渉が回避される。
御周期において、ＣＰＵ１によるＤＰＲ３へのデータの
書き込みとＣＰＵ２によるＤＰＲ３からのデータの読み
込みとがデータ干渉を起こした場合、図３（ｂ）に矢印
で示すように、ＣＰＵ２のプログラムのタイミングがず
らされ、それによって、データ干渉が回避される。
【００１６】この実施例の場合、上記データ干渉の判別
は、データ読み込み側のＣＰＵ２によって行われる。す
なわち、ＣＰＵ２がＤＰＲ３からデータを読み込む際２
度読みし、得られた２個のデータが同じであれば、読み
込まれたデータが正しいと判断し、異なっていればＣＰ
Ｕ１と干渉が起きていると判断して再度データの読み込
みを行う。
は、データ読み込み側のＣＰＵ２によって行われる。す
なわち、ＣＰＵ２がＤＰＲ３からデータを読み込む際２
度読みし、得られた２個のデータが同じであれば、読み
込まれたデータが正しいと判断し、異なっていればＣＰ
Ｕ１と干渉が起きていると判断して再度データの読み込
みを行う。
【００１７】ところで、自動車の制御系は、一般に、例
えば８ｍｓや１６ｍｓといったそれぞれが一定の周期を
有する複数の制御を行うものであるために、データ干渉
が生じ易い反面、処理タイミングを少しずらせるだけで
干渉が回避できるようになるという特性を有しているこ
とから、本実施例では、実際には、データ干渉が起きた
際、その干渉の頻度（１制御周期中のデータ干渉回数）
を計算し、それが所定値以上となった時ＤＰＲへのデー
タアクセスタイミングをずらせるようにして、データ干
渉を低減させるようにしている。
えば８ｍｓや１６ｍｓといったそれぞれが一定の周期を
有する複数の制御を行うものであるために、データ干渉
が生じ易い反面、処理タイミングを少しずらせるだけで
干渉が回避できるようになるという特性を有しているこ
とから、本実施例では、実際には、データ干渉が起きた
際、その干渉の頻度（１制御周期中のデータ干渉回数）
を計算し、それが所定値以上となった時ＤＰＲへのデー
タアクセスタイミングをずらせるようにして、データ干
渉を低減させるようにしている。
【００１８】図４はこの実施例におけるＤＰＲ読み込み
サブルーチンを示すフローチャートである。なお、Ｓ２
０１〜Ｓ２０５は各ステップを示す。
サブルーチンを示すフローチャートである。なお、Ｓ２
０１〜Ｓ２０５は各ステップを示す。
【００１９】このフローにおいて、スタートすると、ま
ず、Ｓ２０１でＤＰＲよりデータを読み込んでレジスタ
Ｄ1に格納し、次いで、Ｓ２０２で再度ＤＰＲより同じ
アドレスのデータを読み込んで別のレジスタＤ2に格納
する。そして、Ｓ２０３で各レジスタＤ1，Ｄ2に格納さ
れたデータが等しいかどうかを見て、等しければ読み込
まれたデータが正しいと判断して、Ｓ２０４でＤ1のデ
ータを採用して元に戻り、一方、等しくなければデータ
干渉を起こしていると判断してＳ２０５へ行き、Ｓ２０
５でデータ干渉の頻度Ｅｒをインクリメントして再度Ｓ
２０１に戻る。
ず、Ｓ２０１でＤＰＲよりデータを読み込んでレジスタ
Ｄ1に格納し、次いで、Ｓ２０２で再度ＤＰＲより同じ
アドレスのデータを読み込んで別のレジスタＤ2に格納
する。そして、Ｓ２０３で各レジスタＤ1，Ｄ2に格納さ
れたデータが等しいかどうかを見て、等しければ読み込
まれたデータが正しいと判断して、Ｓ２０４でＤ1のデ
ータを採用して元に戻り、一方、等しくなければデータ
干渉を起こしていると判断してＳ２０５へ行き、Ｓ２０
５でデータ干渉の頻度Ｅｒをインクリメントして再度Ｓ
２０１に戻る。
【００２０】図５は図４のサブルーチンでチェックされ
たデータ干渉の頻度Ｅｒに基づいてＣＰＵ２のデータア
クセスタイミングをずらせるメインルーチンのフローチ
ャートである。なお、Ｓ３０１〜Ｓ３１０は各ステップ
を示す。
たデータ干渉の頻度Ｅｒに基づいてＣＰＵ２のデータア
クセスタイミングをずらせるメインルーチンのフローチ
ャートである。なお、Ｓ３０１〜Ｓ３１０は各ステップ
を示す。
【００２１】このフローにおいて、インタラプト信号に
よりスタートすると、まず、Ｓ３０１でＥｒがエラーの
許容値Ｃｅより大きいかどうかを判定し、大きければＳ
３０２へ行って、Ｓ３０２で制御周期のずらせ幅に係る
値（ウェイト値）Ｔｗをインクリメントし、次いで、Ｓ
３０３でＴｗが許容最大ウェイト値Ｃｗより大きいかど
うかを判定する。そして、ＹＥＳの場合はＳ３０４でＴ
ｗをリセットしてＳ３０５へ進み、また、ＮＯの場合は
そのままＳ３０５へ進む。このＳ３０２〜Ｓ３０４のフ
ローでは、データ干渉の頻度Ｅｒが所定値Ｃｅを越えた
ときにデータアクセスタイミングをずらせるためのウェ
イト値Ｔｗを設定するという処理を行っている。ただ
し、Ｔｗがどんどん増えていくと不都合を生じるため、
Ｔｗが所定値Ｃｗを越えたときにリセットするようにし
ている。
よりスタートすると、まず、Ｓ３０１でＥｒがエラーの
許容値Ｃｅより大きいかどうかを判定し、大きければＳ
３０２へ行って、Ｓ３０２で制御周期のずらせ幅に係る
値（ウェイト値）Ｔｗをインクリメントし、次いで、Ｓ
３０３でＴｗが許容最大ウェイト値Ｃｗより大きいかど
うかを判定する。そして、ＹＥＳの場合はＳ３０４でＴ
ｗをリセットしてＳ３０５へ進み、また、ＮＯの場合は
そのままＳ３０５へ進む。このＳ３０２〜Ｓ３０４のフ
ローでは、データ干渉の頻度Ｅｒが所定値Ｃｅを越えた
ときにデータアクセスタイミングをずらせるためのウェ
イト値Ｔｗを設定するという処理を行っている。ただ
し、Ｔｗがどんどん増えていくと不都合を生じるため、
Ｔｗが所定値Ｃｗを越えたときにリセットするようにし
ている。
【００２２】一方、Ｓ３０１の判定でＥｒがＣｅ以下の
場合にはそのままＳ３０５へ進む。
場合にはそのままＳ３０５へ進む。
【００２３】次に、Ｓ３０５ではＥｒをリセットし、次
いで、Ｓ３０６で設定されたウェイト値Ｔｗの間ウェイ
トをかけて、Ｓ３０７でＥＧＩ制御の制御量を演算して
Ｓ３０８でアクチュエータに出力し、次いで、Ｓ３０９
でＥＡＴ制御の制御量を演算してＳ３１０でアクチュエ
ータに出力し、元に戻る。
いで、Ｓ３０６で設定されたウェイト値Ｔｗの間ウェイ
トをかけて、Ｓ３０７でＥＧＩ制御の制御量を演算して
Ｓ３０８でアクチュエータに出力し、次いで、Ｓ３０９
でＥＡＴ制御の制御量を演算してＳ３１０でアクチュエ
ータに出力し、元に戻る。
【００２４】図６は本発明の第２の実施例に係るもので
あって、その制御におけるＣＰＵ２のデータアクセスタ
イミングをずらせるメインルーチンのフローチャートで
ある。この実施例では、ＥＧＩ制御とＥＡＴ制御とでは
読み込む信号が異なることに着目し、データ干渉の頻度
が大きい時にＥＧＩ制御とＥＡＴ制御の処理順序を逆に
することによりデータ干渉を回避するようにしたもので
ある。ここで、Ｅｒは、図４に示すルーチンにおいてチ
ェックされる。なお、Ｓ４０１〜Ｓ４１３は各ステップ
を示す。
あって、その制御におけるＣＰＵ２のデータアクセスタ
イミングをずらせるメインルーチンのフローチャートで
ある。この実施例では、ＥＧＩ制御とＥＡＴ制御とでは
読み込む信号が異なることに着目し、データ干渉の頻度
が大きい時にＥＧＩ制御とＥＡＴ制御の処理順序を逆に
することによりデータ干渉を回避するようにしたもので
ある。ここで、Ｅｒは、図４に示すルーチンにおいてチ
ェックされる。なお、Ｓ４０１〜Ｓ４１３は各ステップ
を示す。
【００２５】このフローにおいて、インタラプト信号に
よりスタートすると、まず、Ｓ４０１でＥｒがＣｅより
大きいかどうかを判定し、ＮＯの場合にはＳ４０２でＥ
ｒの値によって前回値Ｅｒ′を更新し、Ｅｒをリセット
してＳ４０３へ進む。一方、ＹＥＳの場合にはＳ４０４
でＥｒが前回値Ｅｒ′より大きいかどうかを判定し、小
さければそのままＳ４０３へ進み、また、大きければデ
ータ干渉の頻度Ｅｒは今回の方が大きいということなの
で、Ｓ４０５へ行って、Ｓ４０５でＥＧＩ制御とＥＡＴ
制御の順序を示す指標Ｋの符号を反転してＳ４０３に進
む。
よりスタートすると、まず、Ｓ４０１でＥｒがＣｅより
大きいかどうかを判定し、ＮＯの場合にはＳ４０２でＥ
ｒの値によって前回値Ｅｒ′を更新し、Ｅｒをリセット
してＳ４０３へ進む。一方、ＹＥＳの場合にはＳ４０４
でＥｒが前回値Ｅｒ′より大きいかどうかを判定し、小
さければそのままＳ４０３へ進み、また、大きければデ
ータ干渉の頻度Ｅｒは今回の方が大きいということなの
で、Ｓ４０５へ行って、Ｓ４０５でＥＧＩ制御とＥＡＴ
制御の順序を示す指標Ｋの符号を反転してＳ４０３に進
む。
【００２６】次に、Ｓ４０３ではＫが正か負かを判定
し、正の場合はＳ４０６へ行って、Ｓ４０６でＥＧＩ制
御の制御量を演算してＳ４０７でアクチュエータに出力
し、次いで、Ｓ４０８でＥＡＴ制御の制御量を演算して
Ｓ４０９でアクチュエータに出力し、元に戻る。一方、
Ｓ４０３の判定でＫが負の場合はＳ４１０へ行って、Ｓ
４１０でＥＡＴ制御の制御量を演算してＳ４１１でアク
チュエータに出力し、次いで、Ｓ４１２でＥＧＩ制御の
制御量を演算してＳ４１３でアクチュエータに出力し、
元に戻る。
し、正の場合はＳ４０６へ行って、Ｓ４０６でＥＧＩ制
御の制御量を演算してＳ４０７でアクチュエータに出力
し、次いで、Ｓ４０８でＥＡＴ制御の制御量を演算して
Ｓ４０９でアクチュエータに出力し、元に戻る。一方、
Ｓ４０３の判定でＫが負の場合はＳ４１０へ行って、Ｓ
４１０でＥＡＴ制御の制御量を演算してＳ４１１でアク
チュエータに出力し、次いで、Ｓ４１２でＥＧＩ制御の
制御量を演算してＳ４１３でアクチュエータに出力し、
元に戻る。
【００２７】図７は本発明の第３の実施例の要部システ
ム構成図、図８はその制御におけるＣＰＵ２のデータア
クセスタイミングをずらせるメインルーチンのフローチ
ャートである。この実施例においては、タイマ１０とＣ
ＰＵ２との間に外付ハードとして遅延回路１１を介設
し、ウェイトＴｗを該遅延回路１１に出力することでＣ
ＰＵ２のデータアクセスタイミングをずらせるようにし
ている。図９に示すフローにおいて、Ｓ５０１〜Ｓ５０
５およびＳ５０７〜Ｓ５１０の各ステップは、図６に示
すＳ３０１〜Ｓ３０５およびＳ３０７〜Ｓ３１０の各ス
テップと同様であるので、詳細な説明は省略する。この
フローでは、第１の実施例と同様ウェイトＴｗを設定
し、Ｓ５０６でそのウェイトＴｗを遅延回路に出力する
ようにしている。なお、Ｅｒは、上記と同様、図４に示
すルーチンにおいてチェックされる。
ム構成図、図８はその制御におけるＣＰＵ２のデータア
クセスタイミングをずらせるメインルーチンのフローチ
ャートである。この実施例においては、タイマ１０とＣ
ＰＵ２との間に外付ハードとして遅延回路１１を介設
し、ウェイトＴｗを該遅延回路１１に出力することでＣ
ＰＵ２のデータアクセスタイミングをずらせるようにし
ている。図９に示すフローにおいて、Ｓ５０１〜Ｓ５０
５およびＳ５０７〜Ｓ５１０の各ステップは、図６に示
すＳ３０１〜Ｓ３０５およびＳ３０７〜Ｓ３１０の各ス
テップと同様であるので、詳細な説明は省略する。この
フローでは、第１の実施例と同様ウェイトＴｗを設定
し、Ｓ５０６でそのウェイトＴｗを遅延回路に出力する
ようにしている。なお、Ｅｒは、上記と同様、図４に示
すルーチンにおいてチェックされる。
【００２８】なお、上記図４に示すフローチャートにお
いては、Ｓ２０３の判定でＮＯの場合に、Ｓ２０１に戻
すようなフローとなっているが、このフローはＳ２０３
がＮＯの場合にＳ２０２に戻すようにしてもよい。その
場合、Ｓ２０５の次にＤ2のデータをＤ1のレジスタに格
納するステップを挿入する。
いては、Ｓ２０３の判定でＮＯの場合に、Ｓ２０１に戻
すようなフローとなっているが、このフローはＳ２０３
がＮＯの場合にＳ２０２に戻すようにしてもよい。その
場合、Ｓ２０５の次にＤ2のデータをＤ1のレジスタに格
納するステップを挿入する。
【００２９】また、上記各実施例ではＣＰＵ２側の処理
タイミングをずらせるようにしたが、ＣＰＵ１側の処理
タイミングをずらせるような実施例も可能である。
タイミングをずらせるようにしたが、ＣＰＵ１側の処理
タイミングをずらせるような実施例も可能である。
【００３０】
【発明の効果】本発明は以上のように構成されているの
で、一方のコントロールユニットからのデータがＲＡＭ
に書き込まれている途中で、他方のコントロールユニッ
トによるＲＡＭからのデータの読み出しが開始された時
に、完全に書き替えが終了していないデータが読み出さ
れるのを防止することができる。その場合に、ビジー信
号が不要であるのでハードウェア構成が簡単になり、ま
た、該信号を出力するための端子も不要であるため、Ｒ
ＡＭ容量を増やすことができる。
で、一方のコントロールユニットからのデータがＲＡＭ
に書き込まれている途中で、他方のコントロールユニッ
トによるＲＡＭからのデータの読み出しが開始された時
に、完全に書き替えが終了していないデータが読み出さ
れるのを防止することができる。その場合に、ビジー信
号が不要であるのでハードウェア構成が簡単になり、ま
た、該信号を出力するための端子も不要であるため、Ｒ
ＡＭ容量を増やすことができる。
【図１】本発明の全体構成図
【図２】本発明の第１の実施例のシステム構成図
【図３】同実施例の制御特性を示すタイムチャート
【図４】同実施例における実際のＤＰＲ読み込みサブル
ーチンを示すフローチャート
ーチンを示すフローチャート
【図５】同実施例におけるデータアクセスタイミングを
ずらせるメインルーチンのフローチャート
ずらせるメインルーチンのフローチャート
【図６】本発明の第２の実施例に係る制御を実行するフ
ローチャート
ローチャート
【図７】本発明の第３の実施例の要部システム構成図
【図８】同実施例の制御を実行するフローチャート
１ 第１のコントロールユニット（ＣＰＵ１）
２ 第２のコントロールユニット（ＣＰＵ２）
３ デュアルポートＲＡＭ（ＤＰＲ）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ０６Ｆ 15/16 ３５０ Ｔ 8840−5Ｌ
Claims (3)
- 【請求項１】 複数のコントロールユニットと、これら
複数のコントロールユニットで処理されたデータの読み
込みおよび書き込みが可能なＲＡＭを備えたコントロー
ルユニットの処理装置であって、前記ＲＡＭに対する前
記複数のコントロールユニットのアクセスが同時に行わ
れてデータ干渉が生じたことを判別するデータ干渉判別
手段と、前記データ干渉判別手段の出力を受け前記アク
セスの同時に行われたコントロールユニットのうち少な
くとも一方のコントロールユニットの処理タイミングを
変更する処理タイミング変更手段を設けたことを特徴と
するコントロールユニットの処理装置。 - 【請求項２】 データ干渉判別手段は、ＲＡＭから読み
出された今回のデータが前回のデータと異なるエラーの
頻度を検出するエラー頻度検出手段と、該エラー頻度検
出手段により検出されたエラー頻度が高いときにデータ
干渉が生じたと判別する判別手段とからなる請求項１記
載のコントロールユニットの処理装置。 - 【請求項３】 処理タイミング変更手段は、複数の割り
込み処理の処理順序を変更することにより処理タイミン
グを変更する請求項１または２記載のコントロールユニ
ットの処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158646A JPH058664A (ja) | 1991-06-28 | 1991-06-28 | コントロールユニツトの処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158646A JPH058664A (ja) | 1991-06-28 | 1991-06-28 | コントロールユニツトの処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH058664A true JPH058664A (ja) | 1993-01-19 |
Family
ID=15676260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158646A Pending JPH058664A (ja) | 1991-06-28 | 1991-06-28 | コントロールユニツトの処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH058664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930523B2 (en) | 2005-11-11 | 2011-04-19 | Denso Corporation | Inter-CPU data transfer device |
| JP2014145352A (ja) * | 2013-01-30 | 2014-08-14 | Denso Corp | 燃料噴射制御システム |
-
1991
- 1991-06-28 JP JP3158646A patent/JPH058664A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930523B2 (en) | 2005-11-11 | 2011-04-19 | Denso Corporation | Inter-CPU data transfer device |
| JP2014145352A (ja) * | 2013-01-30 | 2014-08-14 | Denso Corp | 燃料噴射制御システム |
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