JPH058592U

JPH058592U - フレ―ム・メモリ動作回路

Info

Publication number: JPH058592U
Application number: JP5551891U
Authority: JP
Inventors: 幸典熊切
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1991-07-17
Filing date: 1991-07-17
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】非動作のデ―タ・バッファＩＣの給電を切る
ことにより不要な電力消費を無くして全体として消費電
力の低減化を図る。【構成】１対のフレ―ムメモリの入出力ラインの夫々
に入力用のデ―タ・バッファ及び出力用のデ―タ・バッ
ファが設けられて、フレ―ム信号の状態によってフレ―
ムメモリの一方が表示デ―タを格納するためのデ―タ書
込専用として用いられる場合は他方を出力表示デ―タを
読出すためのデ―タ読出専用として用いるようにしたフ
レ―ム・メモリ動作回路において、フレ―ムメモリ（1
，2 ）の入出力ラインの夫々に一対の入力用デ―タ・
バッファ部（30，50）及び一対の出力用デ―タ・バッフ
ァ部（40，60）が夫々接続され、前記入力用デ―タ・バ
ッファ部及び前記出力用デ―タ・バッファ部に、同一要
素においては互いに異なる動作をとるような信号を供給
する電源供給回路（70）を接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、例えば航空機搭載用表示装置として利用される液晶ディスプレイ装置に係わり、特に、表示デ―タを一時格納するフレ―ム・メモリ部分の消費電力を低減するようにしたフレ―ム・メモリ動作回路に関するものである。

【０００２】

【従来の技術】

従来、一対の液晶表示用メモリを交互に用いながらカラ―液晶ディスプレイへ分配画素情報を出力するものが知られている（例えば、特開昭６３−２４３９９５号公報参照）。

【０００３】図３は従来の液晶ディスプレイ装置のフレ―ム・メモリ部の構成に関し、一対のメモリを交互使用場合の具体的な説明に供するブロック構成図である。

【０００４】図３において、1 ，2 はフレ―ムメモリ（＃１ＲＡＭ，＃２ＲＡＭと表示する）、3 〜6 はデ―タ・バッファＩＣ、Ｈi は入力表示デ―タ、Ｆi はフレ―ム信号、Ｈo は出力表示デ―タである。このような構成をとることで、フレ―ム信号Ｆi の信号内容“ハイ”／“ロウ”によって、一方のＲＡＭ（例えば＃１ＲＡＭ）をデ―タ書込専用として用いている場合に他方のＲＡＭ（例えば＃２ＲＡＭ）がデ―タ読出専用となって用いられることとなるから、入力表示デ―タＨi と出力表示デ―タＨo の効率のよいデ―タ書込／供給が可能となり、全体が鮮明で良好な高品位液晶表示を得ることができる。

【０００５】

【考案が解決しようとする課題】

このような従来の技術にあっては、以下のような問題があった。

【０００６】図３の構成上においては、フレ―ム信号Ｆi が“ハイ”の時は、夫々のＲＡＭのデ―タ・バッファの内デ―タ・バッファＩＣ3 ，6 は全く動作していない（“ ロウ”の時は逆にデ―タ・バッファＩＣ4 ，5 は全く動作していない）にもかかわらず給電されていることとなる。更に、このＲＡＭは大容量が必要であり、多数のＲＡＭとデ―タバッファＩＣが必要である。そして、低消費電力での動作を特に強く要求されるような航空計器のような場合においては、これ等のことは大きな欠点となる。

【０００７】本考案は、従来の技術の有するこのような問題点に鑑みてなされたものであり、その目的とするところは、非動作のデ―タ・バッファＩＣの給電を切ることにより不要な電力消費を無くして全体として消費電力の低減化を図るようにしたフレ―ム・メモリ動作回路を提供するものである。

【０００８】

【課題を解決するための手段】

上記目的を達成するために、本考案は、１対のフレ―ムメモリの入出力ラインの夫々に入力用のデ―タ・バッファ及び出力用のデ―タ・バッファが設けられて、フレ―ム信号の状態によって前記１対のフレ―ムメモリの一方が表示デ―タを格納するためのデ―タ書込専用として用いられる場合は他方を出力表示デ―タを読出すためのデ―タ読出専用として用いるようにしたフレ―ム・メモリ動作回路において、前記１対のフレ―ムメモリ（1 ，2 ）の入出力ラインの夫々に入力デ ―タ・バッファ用ＩＣ及び保護抵抗が組込まれた構成の一対の入力用デ―タ・バッファ部（30，50）及び出力デ―タ・バッファ用ＩＣ及び保護抵抗が組込まれた構成の一対の出力用デ―タ・バッファ部（40，60）が夫々接続され、前記入力用デ―タ・バッファ部及び前記出力用デ―タ・バッファ部の各デ―タ・バッファ用ＩＣに、同一要素においては互いに異なる動作をとるような電源制御信号を供給する電源供給回路（70）が接続されて成ることを特徴とするものである。

【０００９】

【作用】

フレ―ム・メモリを複数のＲＡＭ，これ等ＲＡＭのデ―タ・バスに接続された入力用デ―タ・バッファ部及び出力用デ―タ・バッファ部により構成する。又、入出力用デ―タ・バッファ部の各入出力デ―タ・バッファ用ＩＣ電源の供給を制御するための回路を設ける。そして、デ―タ・バッファ用ＩＣがオフになった時に、この電源を制御するための回路からの当該供給電源があるときの入出力デ― タ・バッファ用ＩＣの動作により、当該各入出力デ―タ・バッファ用ＩＣの出力端子とグランドがショ―トする可能性があるために各入出力デ―タ・バッファ用ＩＣにＩＣ保護用の抵抗を設ける。

【００１０】

【実施例】

実施例について図面を参照して説明する。尚、以下の図面において、図３と重複する部分は同一番号を付してその説明は省略する。

【００１１】図１は本考案のフレ―ム・メモリ動作回路の具体的な実施例を示す図である。図２は図１の説明に供するタイムチャ―トである。

【００１２】図１において、フレ―ム・メモリ部分は表示デ―タを格納する為一方が入力デ ―タＨi を書込んでいるときには他方が出力表示デ―タＨo を読出可能な構成をとる＃１ＲＡＭ1 ，＃２ＲＡＭ2 と、これ等＃１，＃２ＲＡＭのデ―タ・バス11 ，21に接続された入力デ―タ・バッファ用ＩＣ30ａ，50ａが組込まれた入力用デ ―タ・バッファ部（書込用ドライバ）30，50及び出力デ―タ・バッファ用ＩＣ40 ａ，60ａが組込まれた出力用デ―タ・バッファ部（読出用ドライバ）40，60により構成されている。

【００１３】そして、入出力デ―タ・バッファ用ＩＣ30ａ及び50ａと40ａ及び60ａは、ＲＡＭへの表示デ―タの入出力を制御するデ―タバッファであるが、これ等夫々は、 30ａ又は50ａ、及び40ａ又は60ａにつき、一方が電源オンのときは他方が電源オフとなる組合せ（つまり、30ａが電源オンのときは50ａが電源オフ、40ａが電源オンのときは60ａが電源オフとなる組合せ）で、且つ“30ａと60ａが電源オン” のときは“40ａと50ａは電源オフ”の状態を、又、“40ａと50ａが電源オン”のときは“30ａと60ａが電源オフ”の状態を夫々とる、というような組合せに接続される。尚、この入出力デ―タ・バッファ部30〜60には、ＩＣの電源がオフ時にそのＩＣの出力をショ―トしないためのＩＣ保護抵抗Ｒが夫々接続される。

【００１４】 70はオン／オフ動作し入出力用デ―タ・バッファ部の各入出力デ―タ・バッファ用ＩＣ30ａ，40ａ，50ａ及び60ａのＩＣ電源（Ｖcc）を制御する互いに異なる値（一方がオンのときは他方がオフ状態をとる値）の信号Ｆia，Ｆibを出力する回路71，72から成り、ＩＣ電源を供給する電源供給回路（ＩＣ電源制御回路）である。

【００１５】図２にこのときの動作のタイムチャ―トを示すが、例えば、今、＃１ＲＡＭ1 が読出状態、＃２ＲＡＭ2 が書込状態にあるとき、時刻ｔ1 でフレ―ム信号Ｆi が図２（イ）のようにあるとする。

【００１６】従って、＃１ＲＡＭ1 は書込状態となり、＃２ＲＡＭは読出状態となるために、＃１ＲＡＭ1 のラインについては書込用ドライバ30がオンで読出用ドライバ40 がオフ、一方の＃２ＲＡＭ1 のラインについては書込用ドライバ50がオフで読出用ドライバ60がオン制御されることとなる。

【００１７】次に一定の時刻μ（例えば約３３ms）を経過して時刻ｔ2 となって前の状態（＃１ＲＡＭ1 ：書込状態，＃２ＲＡＭ：読出状態）から、＃１ＲＡＭ1 ：読出状態，＃２ＲＡＭ：書込状態となるために、＃１ＲＡＭ1 のラインについては書込用ドライバ30がオフで読出用ドライバ40がオン、一方の＃２ＲＡＭ1 のラインについては書込用ドライバ50がオンで読出用ドライバ60がオフ制御される。

【００１８】

【考案の効果】

本考案は、以上説明したようにＲＡＭに接続する入出力デ―タ・バッファの一方の電源をオフするように構成したために、消費電力が低減できる。特に、ＲＡＭに要求されるメモリ容量が大きく、ＲＡＭ数が多い場合にはその効果は大となる、という実用上の効果を奏する。

【図面の簡単な説明】

【図１】本考案のフレ―ム・メモリ動作回路の具体的な
実施例を示す図である。

【図２】図１の説明に供するタイムチャ―トである。

【図３】従来の技術の説明に供するブロック構成図であ
る。

【符号の説明】

1 ，2 フレ―ムメモリ（＃１ＲＡＭ，＃２ＲＡＭ） 30，50 入力用デ―タ・バッファ部（書込用ドライバ） 40，60 出力用デ―タ・バッファ部（読出用ドライバ） 70 電源供給回路（ＩＣ電源制御回路）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/00 Ｚ 8121−5Ｇ // Ｇ０６Ｆ 13/38 ３１０Ｅ 7052−5Ｂ

Claims

【実用新案登録請求の範囲】【請求項１】１対のフレ―ムメモリの入出力ラインの
夫々に入力用のデ―タ・バッファ及び出力用のデ―タ・
バッファが設けられて、フレ―ム信号の状態によって前
記１対のフレ―ムメモリの一方が表示デ―タを格納する
ためのデ―タ書込専用として用いられる場合は他方を出
力表示デ―タを読出すためのデ―タ読出専用として用い
るようにしたフレ―ム・メモリ動作回路において、前記
１対のフレ―ムメモリ（1 ，2 ）の入出力ラインの夫々
に入力デ―タ・バッファ用ＩＣ及び保護抵抗が組込まれ
た構成の一対の入力用デ―タ・バッファ部（30，50）及
び出力デ―タ・バッファ用ＩＣ及び保護抵抗が組込まれ
た構成の一対の出力用デ―タ・バッファ部（40，60）が
夫々接続され、前記入力用デ―タ・バッファ部及び前記
出力用デ―タ・バッファ部の各デ―タ・バッファ用ＩＣ
に、同一要素においては互いに異なる動作をとるような
電源制御信号を供給する電源供給回路（70）が接続され
て成ることを特徴とするフレ―ム・メモリ動作回路。