JPH0583502A - 変調装置 - Google Patents
変調装置Info
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- JPH0583502A JPH0583502A JP3245726A JP24572691A JPH0583502A JP H0583502 A JPH0583502 A JP H0583502A JP 3245726 A JP3245726 A JP 3245726A JP 24572691 A JP24572691 A JP 24572691A JP H0583502 A JPH0583502 A JP H0583502A
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- delay
- circuit
- clock signal
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Abstract
(57)【要約】
【目的】 走査の基準信号に同期したクロック信号を画
像信号に応じて遅延させクロック信号と論理演算するこ
とによりパルス幅変調を行い、簡易な構成で高速に変調
可能な変調装置を提供することを目的としている。 【構成】 画像信号を２値変調信号に変換し、前記２値
変調信号により変調されたビームにより画像を形成する
変調装置であって、クロック信号を形成するクロック信
号手段と、画像信号に従って遅延時間を制御し、前記ク
ロック信号を遅延して第１および第２の遅延信号を形成
する第１および第２の遅延手段と、該第１および第２の
遅延信号を論理演算し前記変調信号を形成する演算手段
とから構成されている。
像信号に応じて遅延させクロック信号と論理演算するこ
とによりパルス幅変調を行い、簡易な構成で高速に変調
可能な変調装置を提供することを目的としている。 【構成】 画像信号を２値変調信号に変換し、前記２値
変調信号により変調されたビームにより画像を形成する
変調装置であって、クロック信号を形成するクロック信
号手段と、画像信号に従って遅延時間を制御し、前記ク
ロック信号を遅延して第１および第２の遅延信号を形成
する第１および第２の遅延手段と、該第１および第２の
遅延信号を論理演算し前記変調信号を形成する演算手段
とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、変調装置に係り、特に
画像信号を２値変調信号に変換し、ビームを変調する変
調装置に関する。
画像信号を２値変調信号に変換し、ビームを変調する変
調装置に関する。
【０００２】
【従来の技術】従来、レーザビームカラープリンタ等に
使用されるカラー画像信号を２値化する変調装置では、
２値化された変調信号を形成する際に、中間調の階調性
を有するカラー画像を得るために次の方法を用いてい
る。
使用されるカラー画像信号を２値化する変調装置では、
２値化された変調信号を形成する際に、中間調の階調性
を有するカラー画像を得るために次の方法を用いてい
る。
【０００３】即ち、デジタル信号で表される色分解され
たカラー画像信号を一旦アナログ信号に変換し、このア
ナログ信号をレーザビームの走査に同期した周期的パタ
ーン信号（例えば、三角波信号）と比較して、２値化さ
れた変調信号を発生させる。
たカラー画像信号を一旦アナログ信号に変換し、このア
ナログ信号をレーザビームの走査に同期した周期的パタ
ーン信号（例えば、三角波信号）と比較して、２値化さ
れた変調信号を発生させる。
【０００４】ここで、レーザビームの走査に同期した三
角波信号を用いるのは、色数（例えば、Ｒ、Ｇ、Ｂ）の
回数分（例えば、３回）だけ繰り返し露光してカラー画
像を形成するため、各色の画素の中心位置を同一にする
ためである。
角波信号を用いるのは、色数（例えば、Ｒ、Ｇ、Ｂ）の
回数分（例えば、３回）だけ繰り返し露光してカラー画
像を形成するため、各色の画素の中心位置を同一にする
ためである。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
構成では画像信号をアナログ信号に変換して周期的パタ
ーン信号と比較していたので、Ｄ／Ａ変換回路や比較回
路を必要とし、画像形成を高速化するには自ずと限界が
あった。
構成では画像信号をアナログ信号に変換して周期的パタ
ーン信号と比較していたので、Ｄ／Ａ変換回路や比較回
路を必要とし、画像形成を高速化するには自ずと限界が
あった。
【０００６】そこで本発明は上記問題点を解決するため
になされたものであり、簡易な構成で、各変調信号のパ
ルスの中心位置が同一になり、画像形成の高速化に適し
た変調装置を提供することを目的とする。
になされたものであり、簡易な構成で、各変調信号のパ
ルスの中心位置が同一になり、画像形成の高速化に適し
た変調装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、基準となるクロック信号を発生するクロッ
ク信号発生部と、被変調パルス信号に応じて前記クロッ
ク信号を、その所定位置に対して所定時間だけ遅延せし
めた第１遅延信号を発生する第１遅延信号発生部と、前
記被変調パルス信号に応じて前記クロック信号を、前記
所定遅延時間との和が一定になるように遅延せしめた第
２遅延信号を発生する第２遅延信号発生部と、前記第１
遅延信号と第２遅延信号とに基づき論理演算を行い、前
記クロック信号に対して同期した変調信号を発生せしめ
る論理演算部とを備えて構成した。
するために、基準となるクロック信号を発生するクロッ
ク信号発生部と、被変調パルス信号に応じて前記クロッ
ク信号を、その所定位置に対して所定時間だけ遅延せし
めた第１遅延信号を発生する第１遅延信号発生部と、前
記被変調パルス信号に応じて前記クロック信号を、前記
所定遅延時間との和が一定になるように遅延せしめた第
２遅延信号を発生する第２遅延信号発生部と、前記第１
遅延信号と第２遅延信号とに基づき論理演算を行い、前
記クロック信号に対して同期した変調信号を発生せしめ
る論理演算部とを備えて構成した。
【０００８】
【作用】本発明によれば、図１０に示すように、第１遅
延信号はパルス幅Ｔのクロック信号の立ち上がりに対し
て時間ｔ（Ｄ1 ）だけ遅延し、第２遅延信号は前記クロ
ック信号の立下りに対して時間ｔ（Ｄ1 ＝Ｔ−Ｄ2 ）だ
け進む。これら第１と第２遅延信号の論理積をとると、
前記第１遅延信号の遅延時間ｔ（Ｄ1 ）と第２遅延信号
の進み時間ｔ（Ｄ1 ）だけが残り、そのパルス幅Ｗは、
Ｗ＝２｛Ｔ−（Ｔ−ｔ）｝＝２・ｔとなり、前記パルス
幅Ｗの中心はクロック信号の立下りに一致する。従っ
て、前記クロック信号の立下りに同期した変調信号を生
成できる。
延信号はパルス幅Ｔのクロック信号の立ち上がりに対し
て時間ｔ（Ｄ1 ）だけ遅延し、第２遅延信号は前記クロ
ック信号の立下りに対して時間ｔ（Ｄ1 ＝Ｔ−Ｄ2 ）だ
け進む。これら第１と第２遅延信号の論理積をとると、
前記第１遅延信号の遅延時間ｔ（Ｄ1 ）と第２遅延信号
の進み時間ｔ（Ｄ1 ）だけが残り、そのパルス幅Ｗは、
Ｗ＝２｛Ｔ−（Ｔ−ｔ）｝＝２・ｔとなり、前記パルス
幅Ｗの中心はクロック信号の立下りに一致する。従っ
て、前記クロック信号の立下りに同期した変調信号を生
成できる。
【０００９】
【実施例】以下、本発明を図示の実施例に基づいて説明
する。第１実施例 図１に本発明の変調装置を、画像形成のための露光装置
Ｒに適用した場合の概略構成を示す。
する。第１実施例 図１に本発明の変調装置を、画像形成のための露光装置
Ｒに適用した場合の概略構成を示す。
【００１０】露光装置Ｒは、半導体レーザ１と、半導体
レーザ１を駆動するドライブ回路２と、半導体レーザ１
が発するレーザ光の光強度を制御する光強度制御回路３
と、レーザ光を平行光にするコリメータレンズ４と、前
記レーザ光を感光ドラム７上に走査せしめる走査装置５
と、走査速度補正用のｆ−θレンズ６と、レーザビーム
を検出するビーム検出回路８と、画像信号を変調してド
ライブ回路２に印加する変調回路９とから構成されてい
る。
レーザ１を駆動するドライブ回路２と、半導体レーザ１
が発するレーザ光の光強度を制御する光強度制御回路３
と、レーザ光を平行光にするコリメータレンズ４と、前
記レーザ光を感光ドラム７上に走査せしめる走査装置５
と、走査速度補正用のｆ−θレンズ６と、レーザビーム
を検出するビーム検出回路８と、画像信号を変調してド
ライブ回路２に印加する変調回路９とから構成されてい
る。
【００１１】半導体レーザ１は、図２に示す特性を有
し、しきい値電流を超える駆動電流によりレーザ光を発
生する。ドライブ回路２は、図３に示すように、トラン
ジスタ２１と抵抗２２とスイッチ回路２３とを有し、変
調回路９が出力する変調信号に従い半導体レーザ１をオ
ン・オフして電流駆動する。例えば変調信号が「１」の
場合は光強度制御回路３が出力する制御電圧に対応した
電流で半導体レーザ１を電流駆動（オン）し、変調信号
が「０」の場合は半導体レーザ１に電流を流さない（オ
フ）。
し、しきい値電流を超える駆動電流によりレーザ光を発
生する。ドライブ回路２は、図３に示すように、トラン
ジスタ２１と抵抗２２とスイッチ回路２３とを有し、変
調回路９が出力する変調信号に従い半導体レーザ１をオ
ン・オフして電流駆動する。例えば変調信号が「１」の
場合は光強度制御回路３が出力する制御電圧に対応した
電流で半導体レーザ１を電流駆動（オン）し、変調信号
が「０」の場合は半導体レーザ１に電流を流さない（オ
フ）。
【００１２】光強度制御回路３は、図４に示すように、
通常半導体レーザ１と同一容器に収納されたモニタダイ
オード３１と、増幅回路３２と、比較回路３３と、アッ
プダウンカウンタ３４と、Ｄ／Ａ変換回路３５とを有し
て構成され、半導体レーザ１が発光する際の駆動電流を
制御して光強度を一定に保つ働きをなす。
通常半導体レーザ１と同一容器に収納されたモニタダイ
オード３１と、増幅回路３２と、比較回路３３と、アッ
プダウンカウンタ３４と、Ｄ／Ａ変換回路３５とを有し
て構成され、半導体レーザ１が発光する際の駆動電流を
制御して光強度を一定に保つ働きをなす。
【００１３】走査装置５は、回転多面鏡５１とモータ５
２とを有し、コリメータレンズ４からのレーザビームを
走査偏向する。ｆ−θレンズ６は、走査装置５により走
査偏向されるレーザビームが感光ドラム７の表面で等速
走査するように走査速度を補正する。
２とを有し、コリメータレンズ４からのレーザビームを
走査偏向する。ｆ−θレンズ６は、走査装置５により走
査偏向されるレーザビームが感光ドラム７の表面で等速
走査するように走査速度を補正する。
【００１４】感光ドラム７は、回転駆動装置（図示せ
ず）により所定の等速度で回転し、表面には感光材が塗
布されている。ビーム検出回路８は、図５に示すよう
に、レーザビームを検出するフォトダイオード８１と増
幅回路８２と比較回路８３とを有し、レーザビームが照
射されるとＢＤ（Beam Detect ）信号を出力してレーザ
ビームの走査タイミングを変調回路９に通知する。
ず）により所定の等速度で回転し、表面には感光材が塗
布されている。ビーム検出回路８は、図５に示すよう
に、レーザビームを検出するフォトダイオード８１と増
幅回路８２と比較回路８３とを有し、レーザビームが照
射されるとＢＤ（Beam Detect ）信号を出力してレーザ
ビームの走査タイミングを変調回路９に通知する。
【００１５】変調回路９は本発明の要旨にかかり、図６
に示すように、発振回路９１と、分周回路９２と、第１
ディレイ回路９３と、第２ディレイ回路９４と、第１ス
イッチ回路９５と、第２スイッチ回路９６と、ＡＮＤ回
路９７と変換回路９８とを有して構成され、例えば８ビ
ットのデジタルデータｖとして入力される画像信号に対
応したパルス幅Ｗの変調信号Ｈを生成する（図１０参
照）。
に示すように、発振回路９１と、分周回路９２と、第１
ディレイ回路９３と、第２ディレイ回路９４と、第１ス
イッチ回路９５と、第２スイッチ回路９６と、ＡＮＤ回
路９７と変換回路９８とを有して構成され、例えば８ビ
ットのデジタルデータｖとして入力される画像信号に対
応したパルス幅Ｗの変調信号Ｈを生成する（図１０参
照）。
【００１６】次に露光装置Ｒの動作を、「レーザビーム
の光強度の制御」と「変調信号の生成」に分けて説明す
る。 （ａ）レーザビームの光強度の制御 変調動作の合間には、半導体レーザ１のしきい値電流の
大きさが変化した場合でも、光強度制御回路３により半
導体レーザ１が発光する際の光強度を一定に保つ制御動
作が行われる。以下、その詳細説明をする。
の光強度の制御」と「変調信号の生成」に分けて説明す
る。 （ａ）レーザビームの光強度の制御 変調動作の合間には、半導体レーザ１のしきい値電流の
大きさが変化した場合でも、光強度制御回路３により半
導体レーザ１が発光する際の光強度を一定に保つ制御動
作が行われる。以下、その詳細説明をする。
【００１７】即ち、制御動作が開始されると変調信号は
「１」となり、半導体レーザ１はＤ／Ａ変換回路３５
（図４）が出力する制御電圧に応じた電流でドライブ回
路２により駆動される。この駆動電流に応じた光強度で
半導体レーザ１はレーザ光を出射する。出射されたレー
ザ光の一部がモニタダイオード３１（図４）に入射して
光強度に応じた光電流を発生し、増幅回路３２により光
強度電圧に変換増幅されてその電圧値が比較回路３３に
より基準電圧Ｖref （レーザが点灯時の光強度であり、
適宜の値に設定する）と比較される。アップダウンカウ
ンタ３４は、前記比較結果によりそのカウント値を増減
する。例えば、光強度電圧が基準電圧Ｖre f より大きい
場合にはカウント値を減少させ、光強度電圧が基準電圧
Ｖref より小さい場合にはカウント値を増加させる。カ
ウント値が増減された結果、しきい値電流の大きさが変
化しても、レーザ光の光強度は半導体レーザ１の基準電
圧Ｖ refに対応する一定の光強度となる。
「１」となり、半導体レーザ１はＤ／Ａ変換回路３５
（図４）が出力する制御電圧に応じた電流でドライブ回
路２により駆動される。この駆動電流に応じた光強度で
半導体レーザ１はレーザ光を出射する。出射されたレー
ザ光の一部がモニタダイオード３１（図４）に入射して
光強度に応じた光電流を発生し、増幅回路３２により光
強度電圧に変換増幅されてその電圧値が比較回路３３に
より基準電圧Ｖref （レーザが点灯時の光強度であり、
適宜の値に設定する）と比較される。アップダウンカウ
ンタ３４は、前記比較結果によりそのカウント値を増減
する。例えば、光強度電圧が基準電圧Ｖre f より大きい
場合にはカウント値を減少させ、光強度電圧が基準電圧
Ｖref より小さい場合にはカウント値を増加させる。カ
ウント値が増減された結果、しきい値電流の大きさが変
化しても、レーザ光の光強度は半導体レーザ１の基準電
圧Ｖ refに対応する一定の光強度となる。
【００１８】 （ｂ）変調信号の生成・・・本発明の要旨である。 変調露光動作について図１０に基づいて説明し、併せて
変調回路９（図６参照）の詳細構成を説明する。
変調回路９（図６参照）の詳細構成を説明する。
【００１９】先ず、変調回路９を説明する。変調回路９
の発振回路９１は、図７に示すように、周知の水晶発振
回路であり、画像信号のクロック信号（図示せず）に比
較し十分高速な、例えば１６倍の周波数の原クロック信
号を発生する。分周回路９２は、図８に示すように、フ
リップフロップ回路を４段縦列接続し、前記原クロック
信号を１６分周（２の４乗）してパルス幅Ｔのクロック
信号ＣＫとして出力し、ビーム検出回路８がＢＤ信号を
出力した場合には、分周回路９２を構成するフリップフ
ロップ回路はリセットされる。このため、出力されるク
ロック信号ＣＫはＢＤ信号に同期し、その誤差はクロッ
ク信号の周期に対して１／１６未満である。このクロッ
ク信号ＣＫは、第１ディレイ回路９３と第２ディレイ回
路９４に入力される。第１ディレイ回路９３と第２ディ
レイ回路９４は、図９に示すように、多数のディレイ素
子（本実施例では２５５個）が縦列接続され、各ディレ
イ素子から遅延されたクロック信号が遅延信号として出
力される。ディレイ素子の遅延時間をτとすると、出力
される各信号の遅延時間は、０、τ、２τ、３τ、〜、
２５４τ、２５５τとなる。本実施例ではτ＝Ｔ／５１
２となるように選択する。なお、このように選択した理
由は、変調範囲を大きくするためであり、その他の値を
選択してもよい。
の発振回路９１は、図７に示すように、周知の水晶発振
回路であり、画像信号のクロック信号（図示せず）に比
較し十分高速な、例えば１６倍の周波数の原クロック信
号を発生する。分周回路９２は、図８に示すように、フ
リップフロップ回路を４段縦列接続し、前記原クロック
信号を１６分周（２の４乗）してパルス幅Ｔのクロック
信号ＣＫとして出力し、ビーム検出回路８がＢＤ信号を
出力した場合には、分周回路９２を構成するフリップフ
ロップ回路はリセットされる。このため、出力されるク
ロック信号ＣＫはＢＤ信号に同期し、その誤差はクロッ
ク信号の周期に対して１／１６未満である。このクロッ
ク信号ＣＫは、第１ディレイ回路９３と第２ディレイ回
路９４に入力される。第１ディレイ回路９３と第２ディ
レイ回路９４は、図９に示すように、多数のディレイ素
子（本実施例では２５５個）が縦列接続され、各ディレ
イ素子から遅延されたクロック信号が遅延信号として出
力される。ディレイ素子の遅延時間をτとすると、出力
される各信号の遅延時間は、０、τ、２τ、３τ、〜、
２５４τ、２５５τとなる。本実施例ではτ＝Ｔ／５１
２となるように選択する。なお、このように選択した理
由は、変調範囲を大きくするためであり、その他の値を
選択してもよい。
【００２０】また、画像信号ｖ（８ビットのデジタルデ
ータ）は第１スイッチ回路９５に直接入力し、第２スイ
ッチ回路９６には変換回路９８を介して入力する。ここ
に、変換回路９８は、例えば、ルックアップテーブルか
らなり、表１のようなテーブルである。
ータ）は第１スイッチ回路９５に直接入力し、第２スイ
ッチ回路９６には変換回路９８を介して入力する。ここ
に、変換回路９８は、例えば、ルックアップテーブルか
らなり、表１のようなテーブルである。
【００２１】
【表１】 次に、変調露光動作を図１０および図６に基づいて説明
する。第１スイッチ回路９５は、入力される画像信号
（例えば、ｖ＝１２７）に従って第１ディレイ回路９３
より入力される２５６個の信号の中から１個を選択して
出力する（例えば、スイッチＳ127 ）。遅延時間をＤ1
とすると、次式（１）で示される第１遅延信号Ｄ1 が出
力される。
する。第１スイッチ回路９５は、入力される画像信号
（例えば、ｖ＝１２７）に従って第１ディレイ回路９３
より入力される２５６個の信号の中から１個を選択して
出力する（例えば、スイッチＳ127 ）。遅延時間をＤ1
とすると、次式（１）で示される第１遅延信号Ｄ1 が出
力される。
【００２２】 Ｄ1 ＝ｖ・τ （１） 第２スイッチ回路９６は、入力される画像信号が変換回
路９８で変換されて、例えば、スイッチＳ128 が選択さ
れ、第２ディレイ回路９４より入力される２５６個の信
号の中から１個を選択して出力する。遅延時間をＤ2 と
すると、次式（２）で示される第２遅延信号Ｄ2 が出力
される。
路９８で変換されて、例えば、スイッチＳ128 が選択さ
れ、第２ディレイ回路９４より入力される２５６個の信
号の中から１個を選択して出力する。遅延時間をＤ2 と
すると、次式（２）で示される第２遅延信号Ｄ2 が出力
される。
【００２３】 Ｄ2 ＝Ｔ−ｖ・τ （２） 但し、Ｔはクロック信号ＣＫのパルス幅である。ＡＮＤ
回路９７には第１遅延信号Ｄ1 と、第２遅延信号Ｄ2 が
入力され、ＡＮＤ回路９７は前記２種の信号Ｄ1 、Ｄ2
の論理積をとって出力する。クロック信号ＣＫのパルス
幅はＴなので、ＡＮＤ回路９７が出力する変調信号Ｈの
パルス幅Ｗは次式（３）のようになる。
回路９７には第１遅延信号Ｄ1 と、第２遅延信号Ｄ2 が
入力され、ＡＮＤ回路９７は前記２種の信号Ｄ1 、Ｄ2
の論理積をとって出力する。クロック信号ＣＫのパルス
幅はＴなので、ＡＮＤ回路９７が出力する変調信号Ｈの
パルス幅Ｗは次式（３）のようになる。
【００２４】 Ｗ＝２｛Ｔ−（Ｔ−ｖ・τ）｝＝２・ｖ・τ （３） このように出力される変調信号Ｈのパルス幅Ｗは、画像
信号（例えば、８ビットのデジタルデータ）により変調
される。前記図１０からも明らかなように、画像信号
（デジタルデータ）ｖの変化に対しパルス幅の増減が互
いに逆向きに変化する第１遅延信号と第２遅延信号の論
理積を演算して変調信号Ｈを生成するので、変調信号Ｈ
のパルスの中心位置はクロック信号ＣＫに対して常に同
一位置を保つ。即ち、図１１に示すように、第１遅延信
号Ｄ1 と第２遅延信号Ｄ2 との和は常にクロック信号の
パルス幅Ｔ（＝Ｄ1 ＋Ｄ2 ）となる。
信号（例えば、８ビットのデジタルデータ）により変調
される。前記図１０からも明らかなように、画像信号
（デジタルデータ）ｖの変化に対しパルス幅の増減が互
いに逆向きに変化する第１遅延信号と第２遅延信号の論
理積を演算して変調信号Ｈを生成するので、変調信号Ｈ
のパルスの中心位置はクロック信号ＣＫに対して常に同
一位置を保つ。即ち、図１１に示すように、第１遅延信
号Ｄ1 と第２遅延信号Ｄ2 との和は常にクロック信号の
パルス幅Ｔ（＝Ｄ1 ＋Ｄ2 ）となる。
【００２５】このようにして形成された変調信号Ｈに基
づいてドライブ回路２は半導体レーザ１をオン／オフ駆
動するので、感光ドラム７は画像信号に基づいてパルス
幅変調されたレーザビームにより走査露光される。一
方、前述の如く光強度制御回路３によりオン時の光強度
は一定に保たれているので、この光強度一定と前記変調
信号Ｈのパルス中心位置の確保により、感光ドラム７上
の安定した露光が可能となる。また、変調回路９で使用
されるクロック信号ＣＫは、前述の如くＢＤ信号に同期
しているので、各走査毎に画素の露光位置は同一とな
る。従って、各画素の露光の中心は常に同一位置を保つ
ので、高品質の画像を高速で形成可能になる。
づいてドライブ回路２は半導体レーザ１をオン／オフ駆
動するので、感光ドラム７は画像信号に基づいてパルス
幅変調されたレーザビームにより走査露光される。一
方、前述の如く光強度制御回路３によりオン時の光強度
は一定に保たれているので、この光強度一定と前記変調
信号Ｈのパルス中心位置の確保により、感光ドラム７上
の安定した露光が可能となる。また、変調回路９で使用
されるクロック信号ＣＫは、前述の如くＢＤ信号に同期
しているので、各走査毎に画素の露光位置は同一とな
る。従って、各画素の露光の中心は常に同一位置を保つ
ので、高品質の画像を高速で形成可能になる。
【００２６】なお、本実施例の変調装置をカラー画像形
成装置に適用すれば、カラー画像を形成するために色分
解された画像信号に基づいて前述の如くパルス幅変調さ
れる変調信号により変調されたレーザビームで色数だけ
繰り返し感光体を走査露光するので、各色の変調信号の
パルスの中心位置はクロック信号に対して常に同一位置
関係を保つので、各色の画素の中心位置は同一となり、
正確な混色が可能となり高品質のカラー画像を形成でき
る。
成装置に適用すれば、カラー画像を形成するために色分
解された画像信号に基づいて前述の如くパルス幅変調さ
れる変調信号により変調されたレーザビームで色数だけ
繰り返し感光体を走査露光するので、各色の変調信号の
パルスの中心位置はクロック信号に対して常に同一位置
関係を保つので、各色の画素の中心位置は同一となり、
正確な混色が可能となり高品質のカラー画像を形成でき
る。
【００２７】第２実施例 前記第１実施例では変調信号Ｈの中心位置を確保するた
めに演算手段としてＡＮＤ回路９７を用いたが、本第２
実施例は演算手段としてＥＸ−ＯＲ（排他的論理和）回
路を用いた。
めに演算手段としてＡＮＤ回路９７を用いたが、本第２
実施例は演算手段としてＥＸ−ＯＲ（排他的論理和）回
路を用いた。
【００２８】ＥＸ−ＯＲ回路を用いた場合のタイムチャ
ートを図１２に示す。ＥＸ−ＯＲ回路を用いると、図１
２に示すタイムチャートのように、デューティ比が０〜
１００％までの広範囲に変調可能となる。
ートを図１２に示す。ＥＸ−ＯＲ回路を用いると、図１
２に示すタイムチャートのように、デューティ比が０〜
１００％までの広範囲に変調可能となる。
【００２９】なお、第１、第２ディレイ回路９３、９４
および第１、第２スイッチ回路９５、９６として図１３
に示すように、重み付けしたディレイ素子をスイッチ回
路で選択する形式のものを縦列接続した構成にしてもよ
い。このように構成すると、必要なディレイ素子の数が
少なくて済むという長所がある。
および第１、第２スイッチ回路９５、９６として図１３
に示すように、重み付けしたディレイ素子をスイッチ回
路で選択する形式のものを縦列接続した構成にしてもよ
い。このように構成すると、必要なディレイ素子の数が
少なくて済むという長所がある。
【００３０】
【発明の効果】以上説明したように本発明によれば、例
えば、変調データ（被変調信号）に応じて第１遅延信号
と第２遅延信号を生成し、第１遅延信号の遅延時間と第
２遅延信号の遅延時間との和をクロック信号のパルス幅
に一致させ、第１遅延信号と第２遅延信号の論理積をと
って変調信号としているので、変調信号の中心はクロッ
ク信号のパルスに同期し、常に安定した変調信号とな
る。
えば、変調データ（被変調信号）に応じて第１遅延信号
と第２遅延信号を生成し、第１遅延信号の遅延時間と第
２遅延信号の遅延時間との和をクロック信号のパルス幅
に一致させ、第１遅延信号と第２遅延信号の論理積をと
って変調信号としているので、変調信号の中心はクロッ
ク信号のパルスに同期し、常に安定した変調信号とな
る。
【図１】本発明の変調装置を露光装置に適用した場合の
概略構成図である。
概略構成図である。
【図２】前記露光装置に用いる半導体レーザの特性図で
ある。
ある。
【図３】前記露光装置に用いるドライブ回路の電気回路
図である。
図である。
【図４】前記露光装置に用いる光強度制御回路のブロッ
ク図である。
ク図である。
【図５】前記露光装置に用いるビーム検出回路の電気回
路図である。
路図である。
【図６】前記露光装置に用いる変調回路のブロック図で
ある。
ある。
【図７】前記変調回路に用いる発振回路の電気回路図で
ある。
ある。
【図８】前記変調回路に用いる分周回路のブロック図で
ある。
ある。
【図９】前記変調回路に用いるディレイ回路の電気回路
図である。
図である。
【図１０】前記変調装置の動作を示すタイムチャートで
ある。
ある。
【図１１】第１遅延時間と第２遅延時間の和がクロック
信号のパルス幅に一致する説明図である。
信号のパルス幅に一致する説明図である。
【図１２】前記変調装置にＥＸ−ＯＲ回路を用いた場合
のタイムチャートである。
のタイムチャートである。
【図１３】ディレイ回路の他の構成例である。
１…半導体レーザ ３…光強度制御回路 ５…走査装置 ７…感光ドラム ８…ビーム検出回路 ９…変調回路 ９３…第１ディレイ回路 ９４…第２ディレイ回路 ９７…ＡＮＤ回路 ９８…変換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｇ 15/01 １１２ Ｚ 7818−2Ｈ Ｇ０６Ｋ 9/20 9073−5Ｌ Ｈ０４Ｎ 1/23 １０３ Ｃ 9186−5Ｃ
Claims (3)
- 【請求項１】 基準となるクロック信号を発生するクロ
ック信号発生部と、 被変調パルス信号に応じて前記クロック信号を、その所
定位置に対して所定時間だけ遅延せしめた第１遅延信号
を発生する第１遅延信号発生部と、 前記被変調パルス信号に応じて前記クロック信号を、前
記所定遅延時間との和が一定になるように遅延せしめた
第２遅延信号を発生する第２遅延信号発生部と、 前記第１遅延信号と第２遅延信号とに基づき論理演算を
行い、前記クロック信号に対して同期した変調信号を発
生せしめる論理演算部とを備えたことを特徴とする変調
装置。 - 【請求項２】 前記第１遅延信号の遅延時間と第２遅延
信号の遅延時間との和が前記クロック信号のパルス幅に
一致するようにしたことを特徴とする請求項１記載の変
調装置。 - 【請求項３】 前記論理演算部は、論理積演算または論
理和演算または排他的論理和演算のいずれかを行うよう
にしたことを特徴とする請求項１または請求項２に記載
の変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245726A JPH0583502A (ja) | 1991-09-25 | 1991-09-25 | 変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245726A JPH0583502A (ja) | 1991-09-25 | 1991-09-25 | 変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583502A true JPH0583502A (ja) | 1993-04-02 |
Family
ID=17137893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245726A Pending JPH0583502A (ja) | 1991-09-25 | 1991-09-25 | 変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583502A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507568A (ja) * | 2014-01-29 | 2017-03-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動遅延されたクロックによる変調 |
-
1991
- 1991-09-25 JP JP3245726A patent/JPH0583502A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507568A (ja) * | 2014-01-29 | 2017-03-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動遅延されたクロックによる変調 |
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