JPH0583227A - Ｐｃｍ伝送制御方式 - Google Patents
Ｐｃｍ伝送制御方式Info
- Publication number
- JPH0583227A JPH0583227A JP24112191A JP24112191A JPH0583227A JP H0583227 A JPH0583227 A JP H0583227A JP 24112191 A JP24112191 A JP 24112191A JP 24112191 A JP24112191 A JP 24112191A JP H0583227 A JPH0583227 A JP H0583227A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- bit
- frame
- pcm
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 複数のＰＣＭラインのマルチフレーム構成の
ＰＣＭ信号の伝送に於いて、ライン単位及びタイムスロ
ット単位の入替えによる遅延を最小限に抑えることを目
的とする。 【構成】 複数のＰＣＭライン１−１〜１−ｎにそれぞ
れ多重化されたＰＣＭ信号を、ライン単位及びタイムス
ロット単位で入替えを行う多重処理部２を有するチャネ
ル・バンク装置に、速度変換処理部３を設ける。この速
度変換処理部３により、ＰＣＭ信号に余剰ビットを２ビ
ット付加した速度に変換し、その中の１ビットをマルチ
フレーム位置情報とし、他の１ビットをアラーム情報と
して伝送するものである。
ＰＣＭ信号の伝送に於いて、ライン単位及びタイムスロ
ット単位の入替えによる遅延を最小限に抑えることを目
的とする。 【構成】 複数のＰＣＭライン１−１〜１−ｎにそれぞ
れ多重化されたＰＣＭ信号を、ライン単位及びタイムス
ロット単位で入替えを行う多重処理部２を有するチャネ
ル・バンク装置に、速度変換処理部３を設ける。この速
度変換処理部３により、ＰＣＭ信号に余剰ビットを２ビ
ット付加した速度に変換し、その中の１ビットをマルチ
フレーム位置情報とし、他の１ビットをアラーム情報と
して伝送するものである。
Description
【０００１】
【産業上の利用分野】本発明は、余剰ビットを付加した
ＰＣＭ信号を伝送するＰＣＭ伝送制御方式に関する。複
数のＰＣＭラインに多重化されたＰＣＭ信号を、ライン
単位及びタイムスロット単位で入替えを行い、回線の有
効利用を図るチャネル・バンク装置が知られている。こ
のようなチャネル・バンク装置に於いては、各ＰＣＭラ
インのマルチフレーム位置を揃える必要があり、その為
の遅延時間を低減することが要望されている。
ＰＣＭ信号を伝送するＰＣＭ伝送制御方式に関する。複
数のＰＣＭラインに多重化されたＰＣＭ信号を、ライン
単位及びタイムスロット単位で入替えを行い、回線の有
効利用を図るチャネル・バンク装置が知られている。こ
のようなチャネル・バンク装置に於いては、各ＰＣＭラ
インのマルチフレーム位置を揃える必要があり、その為
の遅延時間を低減することが要望されている。
【０００２】
【従来の技術】ＰＣＭ２４方式は、例えば、１．５４４
Ｍｂ／ｓの伝送速度で、（フレームビット）＋（音声情
報）＝１＋８×２４＝１９３（ビット）により１フレー
ムを構成し、又１２フレーム或いは２４フレームにより
１マルチフレームを構成して伝送するものである。図４
は、前述の２４フレームで１マルチフレームを構成する
従来例のフレームフォーマットの説明図であり、（ａ）
は２４フレームＦ０１〜Ｆ２４からなる１マルチフレー
ム（４６３２ビット）、（ｂ）は２４タイムスロットＴ
０１〜Ｔ２４の先頭にフレームビットＦが付加された１
フレーム（１９３ビット）、（ｃ）は８ビットＢ１〜Ｂ
８からなる１タイムスロット、（ｄ）はマスタクロック
信号を示す。（ｃ）に示す１タイムスロットの８ビット
Ｂ１〜Ｂ８により音声信号がディジタル化されて伝送さ
れる。
Ｍｂ／ｓの伝送速度で、（フレームビット）＋（音声情
報）＝１＋８×２４＝１９３（ビット）により１フレー
ムを構成し、又１２フレーム或いは２４フレームにより
１マルチフレームを構成して伝送するものである。図４
は、前述の２４フレームで１マルチフレームを構成する
従来例のフレームフォーマットの説明図であり、（ａ）
は２４フレームＦ０１〜Ｆ２４からなる１マルチフレー
ム（４６３２ビット）、（ｂ）は２４タイムスロットＴ
０１〜Ｔ２４の先頭にフレームビットＦが付加された１
フレーム（１９３ビット）、（ｃ）は８ビットＢ１〜Ｂ
８からなる１タイムスロット、（ｄ）はマスタクロック
信号を示す。（ｃ）に示す１タイムスロットの８ビット
Ｂ１〜Ｂ８により音声信号がディジタル化されて伝送さ
れる。
【０００３】又マルチフレームのフレームパターンは、
２４フレーム中のフレームＦ０４，Ｆ０８，Ｆ１２，Ｆ
１６，Ｆ２０，Ｆ２４の６フレームのフレームビットＦ
による６ビットの“００１０１１”、対局へのデータリ
ンク情報は、２４フレーム中の奇数フレームＦ０１，Ｆ
０３，Ｆ０５，Ｆ０７，Ｆ０９，Ｆ１１，Ｆ１３，Ｆ１
５，Ｆ１７，Ｆ１９，Ｆ２１，Ｆ２３のフレームビット
Ｆにより構成され、又２４フレーム中のフレームＦ０
２，Ｆ０６，Ｆ１０，Ｆ１４，Ｆ１８，Ｆ２２の６フレ
ームのフレームビットＦにより６ビットのＣＲＣ（サイ
クリック・リダンダンシィ・チェック）符号が構成され
ている。又（ｃ）に示すように、１タイムスロットの８
ビットＢ１〜Ｂ８により音声信号がディジタル化されて
いるものであるが、フレームＦ０６，Ｆ１２，Ｆ１８，
Ｆ２４に於いては、各タイムスロットＴ０１〜Ｔ２４の
７ビットＢ１〜Ｂ７に音声信号を割当て、最下位ビット
Ｂ８にシグナリングビットを割当てるものである。
２４フレーム中のフレームＦ０４，Ｆ０８，Ｆ１２，Ｆ
１６，Ｆ２０，Ｆ２４の６フレームのフレームビットＦ
による６ビットの“００１０１１”、対局へのデータリ
ンク情報は、２４フレーム中の奇数フレームＦ０１，Ｆ
０３，Ｆ０５，Ｆ０７，Ｆ０９，Ｆ１１，Ｆ１３，Ｆ１
５，Ｆ１７，Ｆ１９，Ｆ２１，Ｆ２３のフレームビット
Ｆにより構成され、又２４フレーム中のフレームＦ０
２，Ｆ０６，Ｆ１０，Ｆ１４，Ｆ１８，Ｆ２２の６フレ
ームのフレームビットＦにより６ビットのＣＲＣ（サイ
クリック・リダンダンシィ・チェック）符号が構成され
ている。又（ｃ）に示すように、１タイムスロットの８
ビットＢ１〜Ｂ８により音声信号がディジタル化されて
いるものであるが、フレームＦ０６，Ｆ１２，Ｆ１８，
Ｆ２４に於いては、各タイムスロットＴ０１〜Ｔ２４の
７ビットＢ１〜Ｂ７に音声信号を割当て、最下位ビット
Ｂ８にシグナリングビットを割当てるものである。
【０００４】又図５は、前述の１２フレームで１マルチ
フレームを構成する従来例のフレームフォーマットの説
明図であり、（ａ）は１２フレームＦ０１〜Ｆ１２から
なる１マルチフレーム（２３１６ビット）、（ｂ）は２
４タイムスロットＴ０１〜Ｔ２４の先頭に１ビットのフ
レームビットＦが付加された１フレーム（１９３ビッ
ト）、（ｃ）は８ビットＢ１〜Ｂ８からなる１タイムス
ロット、（ｄ）はマスタクロック信号、（ｅ）はシグナ
リングビットを挿入したタイムスロットＴ２３を示す。
フレームを構成する従来例のフレームフォーマットの説
明図であり、（ａ）は１２フレームＦ０１〜Ｆ１２から
なる１マルチフレーム（２３１６ビット）、（ｂ）は２
４タイムスロットＴ０１〜Ｔ２４の先頭に１ビットのフ
レームビットＦが付加された１フレーム（１９３ビッ
ト）、（ｃ）は８ビットＢ１〜Ｂ８からなる１タイムス
ロット、（ｄ）はマスタクロック信号、（ｅ）はシグナ
リングビットを挿入したタイムスロットＴ２３を示す。
【０００５】又フレーム位置信号として、１２フレーム
中の奇数フレームＦ０１，Ｆ０３，Ｆ０５，Ｆ０７，Ｆ
０９，Ｆ１１の６フレームのフレームビットＦによる６
ビットの“１０１０１０”、又マルチフレーム位置信号
として、１２フレーム中の偶数フレームＦ０２，Ｆ０
４，Ｆ０６，Ｆ０８，Ｆ１０，Ｆ１２の６フレームのフ
レームビットＦによる６ビットの“００１１１０”が構
成されている。又フレームＦ０６，Ｆ１２に於いては、
各タイムスロットＴ０１〜Ｔ２４は、（ｅ）に示すよう
に、７ビットＢ１〜Ｂ７に音声信号を割当て、最下位ビ
ットＢ８にシグナリングビットを割当てるものである。
中の奇数フレームＦ０１，Ｆ０３，Ｆ０５，Ｆ０７，Ｆ
０９，Ｆ１１の６フレームのフレームビットＦによる６
ビットの“１０１０１０”、又マルチフレーム位置信号
として、１２フレーム中の偶数フレームＦ０２，Ｆ０
４，Ｆ０６，Ｆ０８，Ｆ１０，Ｆ１２の６フレームのフ
レームビットＦによる６ビットの“００１１１０”が構
成されている。又フレームＦ０６，Ｆ１２に於いては、
各タイムスロットＴ０１〜Ｔ２４は、（ｅ）に示すよう
に、７ビットＢ１〜Ｂ７に音声信号を割当て、最下位ビ
ットＢ８にシグナリングビットを割当てるものである。
【０００６】
【発明が解決しようとする問題点】前述のようなフレー
ムフォーマットを用いたＰＣＭ伝送に於けるチャネル・
バンク装置により、複数のＰＣＭライン間に於いて、ラ
イン単位及びタイムスロット単位の入替えを行って、シ
ステムの効率の良い運用を図ることが考えられる。その
場合に、マルチフレームにより各種の情報が伝送される
から、ＰＣＭライン間の入替え及びタイムスロット単位
の入替えを行う時に、ＰＣＭライン間の周波数同期並び
にマルチフレーム同期が必要となる。このようなマルチ
フレーム同期をＰＣＭライン間でとる場合に、ＰＣＭラ
インの遅延の相違により、最悪遅延量は１マルチフレー
ムとなり、前述の２４フレームで１マルチフレームを構
成する場合には、約３ｍｓの遅延時間となる欠点が生じ
る。本発明は、マルチフレーム構成のＰＣＭ伝送に於け
るＰＣＭラインのライン単位及びタイムスロット単位の
入替えに於ける遅延を最小限に抑制することを目的とす
る。
ムフォーマットを用いたＰＣＭ伝送に於けるチャネル・
バンク装置により、複数のＰＣＭライン間に於いて、ラ
イン単位及びタイムスロット単位の入替えを行って、シ
ステムの効率の良い運用を図ることが考えられる。その
場合に、マルチフレームにより各種の情報が伝送される
から、ＰＣＭライン間の入替え及びタイムスロット単位
の入替えを行う時に、ＰＣＭライン間の周波数同期並び
にマルチフレーム同期が必要となる。このようなマルチ
フレーム同期をＰＣＭライン間でとる場合に、ＰＣＭラ
インの遅延の相違により、最悪遅延量は１マルチフレー
ムとなり、前述の２４フレームで１マルチフレームを構
成する場合には、約３ｍｓの遅延時間となる欠点が生じ
る。本発明は、マルチフレーム構成のＰＣＭ伝送に於け
るＰＣＭラインのライン単位及びタイムスロット単位の
入替えに於ける遅延を最小限に抑制することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明のＰＣＭ伝送制御
方式は、図１を参照して説明すると、複数のＰＣＭライ
ン１−１〜１−ｎにそれぞれ多重化されたＰＣＭ信号
を、ライン単位及びタイムスロット単位で入替えを行う
タイムスロット・インタチェンジ機能を有する多重処理
部２を有するチャネル・バンク装置に、ＰＣＭ信号の速
度の変換を行う速度変換処理部３を設け、この速度変換
処理部３に於いてＰＣＭ信号に余剰ビットを２ビット付
加した速度に変換し、且つこの２ビットの中の一方の１
ビットをマルチフレーム位置情報とし、他方の１ビット
をアラーム情報として伝送するものである。
方式は、図１を参照して説明すると、複数のＰＣＭライ
ン１−１〜１−ｎにそれぞれ多重化されたＰＣＭ信号
を、ライン単位及びタイムスロット単位で入替えを行う
タイムスロット・インタチェンジ機能を有する多重処理
部２を有するチャネル・バンク装置に、ＰＣＭ信号の速
度の変換を行う速度変換処理部３を設け、この速度変換
処理部３に於いてＰＣＭ信号に余剰ビットを２ビット付
加した速度に変換し、且つこの２ビットの中の一方の１
ビットをマルチフレーム位置情報とし、他方の１ビット
をアラーム情報として伝送するものである。
【０００８】
【作用】チャネル・バンク装置により、複数のＰＣＭラ
イン１−１〜１−ｎのライン単位及びタイムスロット単
位の入替えを行うと共に、速度変換処理部３により、Ｐ
ＣＭ信号の速度を例えば１．５４４Ｍｂ／ｓから２．０
４８Ｍｂ／ｓに変換し、各タイムスロット（チャネル）
の例えば８ビットの音声信号に、余剰ビットを２ビット
付加する。その余剰ビットの中の１ビットをマルチフレ
ーム位置情報とすることにより、タイムスロット単位の
入替えが行われても、マルチフレーム内の先頭位置を容
易に識別することができる。又他の１ビットをアラーム
情報として伝送することにより、タイムスロット対応に
同期外れ等のアラーム通知を行うことができる。
イン１−１〜１−ｎのライン単位及びタイムスロット単
位の入替えを行うと共に、速度変換処理部３により、Ｐ
ＣＭ信号の速度を例えば１．５４４Ｍｂ／ｓから２．０
４８Ｍｂ／ｓに変換し、各タイムスロット（チャネル）
の例えば８ビットの音声信号に、余剰ビットを２ビット
付加する。その余剰ビットの中の１ビットをマルチフレ
ーム位置情報とすることにより、タイムスロット単位の
入替えが行われても、マルチフレーム内の先頭位置を容
易に識別することができる。又他の１ビットをアラーム
情報として伝送することにより、タイムスロット対応に
同期外れ等のアラーム通知を行うことができる。
【０００９】
【実施例】図２は本発明の実施例のブロック図であり、
１１はチャネルユニット、１２−１〜１２−４は多重処
理ユニット、１３−１〜１３−４はラインユニット、１
３−５は予備ラインユニット、１４はタイムスロット入
替え及びライン入替えを行う入替えユニットを示し、４
本のＰＣＭラインを収容してライン単位及びタイムスロ
ット単位の入替えを行うチャネル・バンク装置の要部を
示す。又チャネルユニット１１は、それぞれ交換機との
間の２チャネル分の構成を備え、多重処理ユニット１２
−１〜１２−４対応に６個のチャネルユニット１１が設
けられ、各多重処理ユニット１２−１〜１２−４は２４
チャネルの処理を行うものである。
１１はチャネルユニット、１２−１〜１２−４は多重処
理ユニット、１３−１〜１３−４はラインユニット、１
３−５は予備ラインユニット、１４はタイムスロット入
替え及びライン入替えを行う入替えユニットを示し、４
本のＰＣＭラインを収容してライン単位及びタイムスロ
ット単位の入替えを行うチャネル・バンク装置の要部を
示す。又チャネルユニット１１は、それぞれ交換機との
間の２チャネル分の構成を備え、多重処理ユニット１２
−１〜１２−４対応に６個のチャネルユニット１１が設
けられ、各多重処理ユニット１２−１〜１２−４は２４
チャネルの処理を行うものである。
【００１０】又チャネルユニット１１の１５は交換機と
の間の制御信号の抽出及び挿入を行う信号変換部（ＳＣ
Ｖ）、１６はアナログ音声信号をディジタル音声信号に
変換するＡＤ変換部（ＡＤＣ）、１７はディジタル音声
信号をアナログ音声信号に変換するＤＡ変換部（ＤＡ
Ｃ）である。又多重処理部の１８は多重化部（ＭＵ
Ｘ）、１９は多重分離部（ＤＭＵＸ）、２０は各部を制
御するプロセッサ（ＣＰＵ）、ラインユニットの２１は
高速から低速へ速度変換を行う速度変換部（ＤＣＶ）、
２２は低速から高速へ速度変換を行う速度変換部（ＵＣ
Ｖ）、２３は多重化部（ＭＵＸ）、２４は多重分離部
（ＤＭＵＸ）、２５はユニポーラ・バイポーラ変換部
（ＵＢ）、２６はバイポーラ・ユニポーラ変換部（Ｂ
Ｕ）、２７は各部を制御するプロセッサ（ＣＰＵ）であ
る。又入替えユニット１４の２８はライン単位で入替え
るライン入替え部（ＬＳＷ）、２９はタイムスロット単
位で入替えるタイムスロット入替え部（ＴＳＩ）であ
り、各部を制御するプロセッサ等は図示を省略してい
る。
の間の制御信号の抽出及び挿入を行う信号変換部（ＳＣ
Ｖ）、１６はアナログ音声信号をディジタル音声信号に
変換するＡＤ変換部（ＡＤＣ）、１７はディジタル音声
信号をアナログ音声信号に変換するＤＡ変換部（ＤＡ
Ｃ）である。又多重処理部の１８は多重化部（ＭＵ
Ｘ）、１９は多重分離部（ＤＭＵＸ）、２０は各部を制
御するプロセッサ（ＣＰＵ）、ラインユニットの２１は
高速から低速へ速度変換を行う速度変換部（ＤＣＶ）、
２２は低速から高速へ速度変換を行う速度変換部（ＵＣ
Ｖ）、２３は多重化部（ＭＵＸ）、２４は多重分離部
（ＤＭＵＸ）、２５はユニポーラ・バイポーラ変換部
（ＵＢ）、２６はバイポーラ・ユニポーラ変換部（Ｂ
Ｕ）、２７は各部を制御するプロセッサ（ＣＰＵ）であ
る。又入替えユニット１４の２８はライン単位で入替え
るライン入替え部（ＬＳＷ）、２９はタイムスロット単
位で入替えるタイムスロット入替え部（ＴＳＩ）であ
り、各部を制御するプロセッサ等は図示を省略してい
る。
【００１１】ラインユニット１３−１〜１３−４にそれ
ぞれＰＣＭラインが接続され、ＰＣＭ信号はバイポーラ
信号で伝送されるから、ユニポーラ・バイポーラ変換部
２５とバイポーラ・ユニポーラ変換部２６とにより、Ｐ
ＣＭライン上のバイポーラ信号と装置内のユニポーラ信
号との変換が行われ、且つバイポーラ・ユニポーラ変換
部２６に於いて受信ＰＣＭ信号からクロック信号を抽出
するものである。又多重分離部２４は、抽出されたクロ
ック信号を基に、ユニポーラ信号によりフレーム同期及
びマルチフレーム同期をとって、アラーム検出やフレー
ムビットＦの削除等を行い、速度変換部２２に於いて
１．５４４Ｍｂ／ｓの速度を２．０４８Ｍｂ／ｓの速度
に変換する。又速度変換部２１は、反対に、２．０４８
Ｍｂ／ｓの速度を１．５４４Ｍｂ／ｓの速度に変換し、
多重化部２３に於いてフレームビットの挿入等を行う。
ぞれＰＣＭラインが接続され、ＰＣＭ信号はバイポーラ
信号で伝送されるから、ユニポーラ・バイポーラ変換部
２５とバイポーラ・ユニポーラ変換部２６とにより、Ｐ
ＣＭライン上のバイポーラ信号と装置内のユニポーラ信
号との変換が行われ、且つバイポーラ・ユニポーラ変換
部２６に於いて受信ＰＣＭ信号からクロック信号を抽出
するものである。又多重分離部２４は、抽出されたクロ
ック信号を基に、ユニポーラ信号によりフレーム同期及
びマルチフレーム同期をとって、アラーム検出やフレー
ムビットＦの削除等を行い、速度変換部２２に於いて
１．５４４Ｍｂ／ｓの速度を２．０４８Ｍｂ／ｓの速度
に変換する。又速度変換部２１は、反対に、２．０４８
Ｍｂ／ｓの速度を１．５４４Ｍｂ／ｓの速度に変換し、
多重化部２３に於いてフレームビットの挿入等を行う。
【００１２】又多重処理ユニット１２−１〜１２−４
は、図示を省略した位相同期ループ回路等を含み、プロ
セッサ２０の制御により、多重化部１８に於いてチャネ
ルユニット１１からの各チャネルのディジタル音声信号
及び入替えユニット１４のタイムスロット入替え部２９
によりタイムスロット単位で入替えられたディジタル音
声信号の多重化を行って、ラインユニット１３−１〜１
３−４に送出する。又多重分離部１９は、チャネルユニ
ット１１対応に多重分離を行うものである。
は、図示を省略した位相同期ループ回路等を含み、プロ
セッサ２０の制御により、多重化部１８に於いてチャネ
ルユニット１１からの各チャネルのディジタル音声信号
及び入替えユニット１４のタイムスロット入替え部２９
によりタイムスロット単位で入替えられたディジタル音
声信号の多重化を行って、ラインユニット１３−１〜１
３−４に送出する。又多重分離部１９は、チャネルユニ
ット１１対応に多重分離を行うものである。
【００１３】又入替えユニット１４は、多重処理ユニッ
ト１２−１〜１２−４と同様に、図示を省略した位相同
期ループ回路等を含み、ラインユニット１３−１〜１３
−４に障害が発生すると、図示を省略したプロセッサの
制御により、予備ラインユニット１３−５にライン入替
え部２８を介して切替えるものであり、又ラインユニッ
ト１３−１〜１３−４と多重処理部１２−１〜１２−４
との間及び多重処理部１２−１〜１２−４相互間のライ
ン単位の入替えをライン入替え部２８により行い、又タ
イムスロット単位の入替えをタイムスロット入替え部２
９により行う。この場合に、位相同期ループ回路等によ
り多重処理ユニット１２−１〜１２−４との間の同期を
とることになる。又このライン入替え部２８とタイムス
ロット入替え部２９とは、対局からの入替え要求情報や
アラーム情報に従って行われることになる。
ト１２−１〜１２−４と同様に、図示を省略した位相同
期ループ回路等を含み、ラインユニット１３−１〜１３
−４に障害が発生すると、図示を省略したプロセッサの
制御により、予備ラインユニット１３−５にライン入替
え部２８を介して切替えるものであり、又ラインユニッ
ト１３−１〜１３−４と多重処理部１２−１〜１２−４
との間及び多重処理部１２−１〜１２−４相互間のライ
ン単位の入替えをライン入替え部２８により行い、又タ
イムスロット単位の入替えをタイムスロット入替え部２
９により行う。この場合に、位相同期ループ回路等によ
り多重処理ユニット１２−１〜１２−４との間の同期を
とることになる。又このライン入替え部２８とタイムス
ロット入替え部２９とは、対局からの入替え要求情報や
アラーム情報に従って行われることになる。
【００１４】図３は本発明の実施例のフレームフォーマ
ットの説明図であり、（ａ）は２４フレームＦ０１〜Ｆ
２４からなる１マルチフレーム、（ｂ）は２４チャネル
ＣＨ０１〜ＣＨ２４とデータリンク部ＤＬＫとからなる
１フレーム、（ｃ）は８ビットＢ１〜Ｂ８と２ビットの
余剰ビットが付加された１チャネル（１タイムスロッ
ト）、（ｄ）はマスタクロック信号、（ｅ）はデータリ
ンクビットＤＬを含むデータリンク部（ＤＬＫ）、
（ｆ）は２４フレームＦ０１〜Ｆ２４に於けるマルチフ
レームビットを示す。１チャネル（１タイムスロット）
は、（ｃ）に示すように、８ビットＢ１〜Ｂ８に２ビッ
トの余剰ビットを付加して１０ビット構成とするもので
ある。
ットの説明図であり、（ａ）は２４フレームＦ０１〜Ｆ
２４からなる１マルチフレーム、（ｂ）は２４チャネル
ＣＨ０１〜ＣＨ２４とデータリンク部ＤＬＫとからなる
１フレーム、（ｃ）は８ビットＢ１〜Ｂ８と２ビットの
余剰ビットが付加された１チャネル（１タイムスロッ
ト）、（ｄ）はマスタクロック信号、（ｅ）はデータリ
ンクビットＤＬを含むデータリンク部（ＤＬＫ）、
（ｆ）は２４フレームＦ０１〜Ｆ２４に於けるマルチフ
レームビットを示す。１チャネル（１タイムスロット）
は、（ｃ）に示すように、８ビットＢ１〜Ｂ８に２ビッ
トの余剰ビットを付加して１０ビット構成とするもので
ある。
【００１５】２ビットの余剰ビットの中の１ビットＴＣ
は、トランクコンディショニングビットで、チャネル対
応の同期外れ等のアラーム情報を伝送する為のものであ
り、又他の１ビットＭＦは、マルチフレームビットであ
り、２４フレームＦ０１〜Ｆ２４に於けるマルチフレー
ムビットＭＦは、（ｆ）に示すように、１マルチフレー
ムの先頭フレームＦ０１に於けるマルチフレームビット
ＭＦのみ“０”とし、他のフレームＦ０２〜Ｆ２４に於
けるマルチフレームビットＭＦは“１”とした場合を示
す。
は、トランクコンディショニングビットで、チャネル対
応の同期外れ等のアラーム情報を伝送する為のものであ
り、又他の１ビットＭＦは、マルチフレームビットであ
り、２４フレームＦ０１〜Ｆ２４に於けるマルチフレー
ムビットＭＦは、（ｆ）に示すように、１マルチフレー
ムの先頭フレームＦ０１に於けるマルチフレームビット
ＭＦのみ“０”とし、他のフレームＦ０２〜Ｆ２４に於
けるマルチフレームビットＭＦは“１”とした場合を示
す。
【００１６】前述のように、１チャネルを１０ビット構
成とすると、１フレーム（１２５μｓ＝８ｋＨｚ）は、
データリンク部ＤＬＫを１６ビット構成として、２５６
ビットの構成となる。又１マルチフレームは、２４フレ
ームＦ０１〜Ｆ２４により構成されているから、６１４
４ビットとなり、時間は３ｍｓ（＝３３３Ｈｚ）とな
る。
成とすると、１フレーム（１２５μｓ＝８ｋＨｚ）は、
データリンク部ＤＬＫを１６ビット構成として、２５６
ビットの構成となる。又１マルチフレームは、２４フレ
ームＦ０１〜Ｆ２４により構成されているから、６１４
４ビットとなり、時間は３ｍｓ（＝３３３Ｈｚ）とな
る。
【００１７】前述のように、速度変換部２２に於いて、
１．５４４Ｍｂ／ｓから２．０４８Ｍｂ／ｓに速度変換
し、トランクコンディショニングビットＴＣとマルチフ
レームビットＭＦとを付加して、１チャネル（１タイム
スロット）を１０ビット構成とする。マルチフレームビ
ットＭＦは、多重分離部２４に於いてマルチフレーム同
期をとっていることにより、マルチフレーム内のフレー
ム位置に従って（ｆ）に示すパターンとすることができ
る。
１．５４４Ｍｂ／ｓから２．０４８Ｍｂ／ｓに速度変換
し、トランクコンディショニングビットＴＣとマルチフ
レームビットＭＦとを付加して、１チャネル（１タイム
スロット）を１０ビット構成とする。マルチフレームビ
ットＭＦは、多重分離部２４に於いてマルチフレーム同
期をとっていることにより、マルチフレーム内のフレー
ム位置に従って（ｆ）に示すパターンとすることができ
る。
【００１８】従って、ライン入替え部２８に於いてライ
ン単位で入替えを行った場合も、又タイムスロット入替
え部２９に於いてタイムスロット単位（チャネル単位）
で入替えを行った場合も、各チャネル毎にフレーム位置
情報がマルチフレームビットＭＦにより付加されている
から、マルチフレームの先頭位置を識別することができ
る。又トランクコンディショニングビットＴＣにより、
チャネル対応にアラーム情報を転送することができるか
ら、例えば、入替えユニット１４の図示を省略したプロ
セッサによりそのアラーム情報を検出して、障害発生の
ラインユニットを識別して予備ラインユニット１３−５
への切替えの制御を行ったり、或いはチャネルユニット
１１の閉塞を行うことができる。
ン単位で入替えを行った場合も、又タイムスロット入替
え部２９に於いてタイムスロット単位（チャネル単位）
で入替えを行った場合も、各チャネル毎にフレーム位置
情報がマルチフレームビットＭＦにより付加されている
から、マルチフレームの先頭位置を識別することができ
る。又トランクコンディショニングビットＴＣにより、
チャネル対応にアラーム情報を転送することができるか
ら、例えば、入替えユニット１４の図示を省略したプロ
セッサによりそのアラーム情報を検出して、障害発生の
ラインユニットを識別して予備ラインユニット１３−５
への切替えの制御を行ったり、或いはチャネルユニット
１１の閉塞を行うことができる。
【００１９】又２．０４８Ｍｂ／ｓの速度でＰＣＭ信号
を伝送するのは、少なくともラインユニット１３−１〜
１３−４と予備ラインユニット１３−５と多重処理ユニ
ット１２−１〜１２−４と入替えユニット１４との間で
あり、多重処理ユニット１２−１〜１２−４の多重処理
部１８に於いて、各チャネル対応に２ビットの余剰ビッ
ト及びデータリンク部ＤＬＫを付加して１フレームを構
成し、且つ２４フレームの多重化により２．０４８Ｍｂ
／ｓの速度で送出し、多重分離部１９に於いて、２．０
４８Ｍｂ／ｓの速度の各フレームからデータリンク部Ｄ
ＬＫと各チャネルから２ビットを削除して１．５４４Ｍ
ｂ／ｓの速度に変換し、チャネル対応の分離を行う構成
とすることができる。なお、このような速度変換は、チ
ャネルユニット１１のＡＤ変換部１６及びＤＡ変換部１
７に於いて行わせることも可能である。
を伝送するのは、少なくともラインユニット１３−１〜
１３−４と予備ラインユニット１３−５と多重処理ユニ
ット１２−１〜１２−４と入替えユニット１４との間で
あり、多重処理ユニット１２−１〜１２−４の多重処理
部１８に於いて、各チャネル対応に２ビットの余剰ビッ
ト及びデータリンク部ＤＬＫを付加して１フレームを構
成し、且つ２４フレームの多重化により２．０４８Ｍｂ
／ｓの速度で送出し、多重分離部１９に於いて、２．０
４８Ｍｂ／ｓの速度の各フレームからデータリンク部Ｄ
ＬＫと各チャネルから２ビットを削除して１．５４４Ｍ
ｂ／ｓの速度に変換し、チャネル対応の分離を行う構成
とすることができる。なお、このような速度変換は、チ
ャネルユニット１１のＡＤ変換部１６及びＤＡ変換部１
７に於いて行わせることも可能である。
【００２０】前述の実施例は、ＰＣＭ２４方式について
示すものであるが、他のＰＣＭ信号の伝送方式にも適用
できるものであり、又１チャネル（１タイムスロット）
の音声信号は８ビットに限定されるものではなく、他の
ビット数の構成とすることもできる。又付加する余剰ビ
ットは、アラーム情報とマルチフレーム位置情報との２
ビットを用いた場合を示すが、更に多数のビットを余剰
ビットとして付加することも勿論可能である。
示すものであるが、他のＰＣＭ信号の伝送方式にも適用
できるものであり、又１チャネル（１タイムスロット）
の音声信号は８ビットに限定されるものではなく、他の
ビット数の構成とすることもできる。又付加する余剰ビ
ットは、アラーム情報とマルチフレーム位置情報との２
ビットを用いた場合を示すが、更に多数のビットを余剰
ビットとして付加することも勿論可能である。
【００２１】
【発明の効果】以上説明したように、本発明は、速度処
理変換部２に於いて、ＰＣＭ信号に余剰ビットを２ビッ
ト付加した速度に変換し、この２ビットの中の１ビット
をマルチフレームビットＭＦ等によるマルチフレーム位
置情報とし、他の１ビットをトランクコンディショニン
グビットＴＣ等によるアラーム情報とするものであり、
複数のＰＣＭラインのライン単位及びタイムスロット単
位で入替えを行った時、各タイムスロット（チャネル）
対応のマルチフレーム位置情報により、マルチフレーム
の先頭を容易に識別できるから、ライン単位及びタイム
スロット単位の入替えを行った場合のマルチフレーム先
頭の位置合わせを、少ない遅延量で処理することができ
る利点がある。
理変換部２に於いて、ＰＣＭ信号に余剰ビットを２ビッ
ト付加した速度に変換し、この２ビットの中の１ビット
をマルチフレームビットＭＦ等によるマルチフレーム位
置情報とし、他の１ビットをトランクコンディショニン
グビットＴＣ等によるアラーム情報とするものであり、
複数のＰＣＭラインのライン単位及びタイムスロット単
位で入替えを行った時、各タイムスロット（チャネル）
対応のマルチフレーム位置情報により、マルチフレーム
の先頭を容易に識別できるから、ライン単位及びタイム
スロット単位の入替えを行った場合のマルチフレーム先
頭の位置合わせを、少ない遅延量で処理することができ
る利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例のブロック図である。
【図３】本発明の実施例のフレームフォーマットの説明
図である。
図である。
【図４】従来例のフレームフォーマットの説明図であ
る。
る。
【図５】従来例のフレームフォーマットの説明図であ
る。
る。
１−１〜１−ｎ ＰＣＭライン ２ 多重処理部 ３ 速度変換処理部
Claims (1)
- 【請求項１】 複数のＰＣＭライン（１−１〜１−ｎ）
にそれぞれ多重化されたＰＣＭ信号を、ライン単位及び
タイムスロット単位で入替えを行うタイムスロット・イ
ンタチェンジ機能を有する多重処理部（２）を有するチ
ャネル・バンク装置に、前記ＰＣＭ信号の速度変換を行
う速度変換処理部（３）を設け、 該速度変換処理部（３）に於いて前記ＰＣＭ信号に余剰
ビットを２ビット付加した速度に変換し、且つ該２ビッ
トの中の一方の１ビットをマルチフレーム位置情報と
し、他方の１ビットをアラーム情報として伝送すること
を特徴とするＰＣＭ伝送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24112191A JPH0583227A (ja) | 1991-09-20 | 1991-09-20 | Ｐｃｍ伝送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24112191A JPH0583227A (ja) | 1991-09-20 | 1991-09-20 | Ｐｃｍ伝送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583227A true JPH0583227A (ja) | 1993-04-02 |
Family
ID=17069601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24112191A Withdrawn JPH0583227A (ja) | 1991-09-20 | 1991-09-20 | Ｐｃｍ伝送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9636968B2 (en) | 2011-12-26 | 2017-05-02 | Calsonic Kansei Corporation | Vehicle air conditioner including sub-casing sandwiched by division casings |
-
1991
- 1991-09-20 JP JP24112191A patent/JPH0583227A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9636968B2 (en) | 2011-12-26 | 2017-05-02 | Calsonic Kansei Corporation | Vehicle air conditioner including sub-casing sandwiched by division casings |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0216456B1 (en) | Multiplex structure | |
| JPH01157138A (ja) | フレーム同期方式 | |
| US5901136A (en) | System and method for controlling timing in a distributed digital cross-connect system | |
| JPS61135243A (ja) | 多重伝送方法 | |
| EP0535768B1 (en) | Telecommunications system with an arbitrary alignment parallel framer | |
| JPH06500221A (ja) | ネットワークのセクションオーバヘッド−サーバにおけるｓｔｍ−１−信号のセクションオーバヘッドの受信、送信及び当該ｓｔｍ−１−信号向けのセクションオーバヘッドの受信、送信のための方法 | |
| JPS6352535A (ja) | デジタル加入者回線伝送装置およびその方法 | |
| JPH0583227A (ja) | Ｐｃｍ伝送制御方式 | |
| US6285687B1 (en) | Timing system and method for distributing a timing signal | |
| JPH1188332A (ja) | 同期ディジタルインタフェースへのセル多重装置及び方法 | |
| EP0953272B1 (en) | System and method for controlling timing in a distributed digital cross-connect system | |
| JPH06268624A (ja) | 同期確立チェック方式 | |
| JPS61239736A (ja) | ビツトスチ−ル方式 | |
| JP2629580B2 (ja) | Ｓｄｈ多重分離装置 | |
| JP2000253472A (ja) | 電気通信ネットワーク用のスイッチング・システム | |
| JPH11239161A (ja) | リング型ネットワークシステムおよびそのフレーム伝送方法 | |
| JPH1041908A (ja) | デジタル伝送装置 | |
| CA1263899A (en) | Synchronization circuitry for duplex digital span equipment | |
| JPS63114430A (ja) | 多重伝送回路 | |
| JPH0771078B2 (ja) | パスの接続方法および装置 | |
| JPH0666751B2 (ja) | シグナリング信号伝送装置 | |
| JP2541121B2 (ja) | Ｄｓ３フレ―ム送受信装置 | |
| JPH10234060A (ja) | 加入者系端局装置 | |
| JPS63222532A (ja) | 同期多重化方式 | |
| JPH0252896B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |