JPS6352535A - デジタル加入者回線伝送装置およびその方法 - Google Patents
デジタル加入者回線伝送装置およびその方法Info
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- JPS6352535A JPS6352535A JP62205299A JP20529987A JPS6352535A JP S6352535 A JPS6352535 A JP S6352535A JP 62205299 A JP62205299 A JP 62205299A JP 20529987 A JP20529987 A JP 20529987A JP S6352535 A JPS6352535 A JP S6352535A
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- 238000004891 communication Methods 0.000 claims description 73
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- 108091006146 Channels Proteins 0.000 description 126
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
光里夏伎歪公団
本発明はデジタル伝送システム、より詳細には、デジタ
ル加入者回線終端装置に関する。
ル加入者回線終端装置に関する。
侠血立背景
Ｂチャネルと呼ばれる２つの通信伝送チャネル及びＤチ
ャネルと呼ばれる１つの信号法チャネルを含む顧客デー
タをバケット フォーマットにて伝送するためにも使用
できるデジタル加入者回線基本速度インタフェース（ｂ
ａｓｉｃ ｒａｔｅ １ｎｔｅｒｆａｃｅＳＢＲＩ）フ
ォーマットが開発されている。このフォーマットは、通
常、２Ｂ＋Ｄデジタル加入者回線フォーマントとして知
られている。−例においては、Ｂチャネルはそれぞれ６
４にビット／秒であり、Ｄチャネルは１６にビット／秒
である。Ｂチャネルはテキスト、画像、及びデータ並び
に音声を伝送するのに使用できる。従って、この通信チ
ャネルは１つあるいは複数のタイムスロットにおいて全
て論理Ｏを含む場合がある。ＤチャネルはＢチャネルに
対する信号性情報を伝送するために使用される。
ャネルと呼ばれる１つの信号法チャネルを含む顧客デー
タをバケット フォーマットにて伝送するためにも使用
できるデジタル加入者回線基本速度インタフェース（ｂ
ａｓｉｃ ｒａｔｅ １ｎｔｅｒｆａｃｅＳＢＲＩ）フ
ォーマットが開発されている。このフォーマットは、通
常、２Ｂ＋Ｄデジタル加入者回線フォーマントとして知
られている。−例においては、Ｂチャネルはそれぞれ６
４にビット／秒であり、Ｄチャネルは１６にビット／秒
である。Ｂチャネルはテキスト、画像、及びデータ並び
に音声を伝送するのに使用できる。従って、この通信チ
ャネルは１つあるいは複数のタイムスロットにおいて全
て論理Ｏを含む場合がある。ＤチャネルはＢチャネルに
対する信号性情報を伝送するために使用される。
デジタル加入者回線伝送距離は制約を持つ。従って、統
合サービス デジタルｙ１（ｉｎｔｅｇｒａｔｅｄｓｅ
ｒｖｉｃｅｓ ｄｉｇｉｔａｌ ｎｅｔｗｏｒＬ Ｉ
Ｓ Ｄ Ｎ）交換局からこの限界を越えて位置する加入
者にサービスを提供するためには他の伝送設備を使用し
なければならない。これら伝送設備には、例えば、Ｔ１
キャリア デジタル伝送回線が含まれる。
合サービス デジタルｙ１（ｉｎｔｅｇｒａｔｅｄｓｅ
ｒｖｉｃｅｓ ｄｉｇｉｔａｌ ｎｅｔｗｏｒＬ Ｉ
Ｓ Ｄ Ｎ）交換局からこの限界を越えて位置する加入
者にサービスを提供するためには他の伝送設備を使用し
なければならない。これら伝送設備には、例えば、Ｔ１
キャリア デジタル伝送回線が含まれる。
周知のごとく、１つあるいはそれ以上のタイムスロット
に対して全て論理０を持つＰＣＭチャネルはデジタル伝
送回線内の中継器に対する論理１密度要件を冒す。これ
に加え、所定の数の一連のチャネル、つまり、タイムス
ロットより多くの期間を通じて全て論理Ｏが存在すると
、Ｔキャリヤシステム内で誤ったイエロー警告状態が発
生する。
に対して全て論理０を持つＰＣＭチャネルはデジタル伝
送回線内の中継器に対する論理１密度要件を冒す。これ
に加え、所定の数の一連のチャネル、つまり、タイムス
ロットより多くの期間を通じて全て論理Ｏが存在すると
、Ｔキャリヤシステム内で誤ったイエロー警告状態が発
生する。
これら状態は望ましくな（、また耐え難いものである。
先行技術による構成はある１つのチャネル、つまり、タ
イムスロットが全て論理Ｏを含むか検出し、その特定の
チャネル内に所定の全てが０でない論理Ｏビット パタ
ーンを挿入する。置換が遂行された事実が所定の双極違
反シーケンス（ｂｉｐｏｌａｒｖｉｏｌａｔｉｏｎ ５
ｅｑｕｅｎｃｅ）を引き起すことによって伝送さ咋る。
イムスロットが全て論理Ｏを含むか検出し、その特定の
チャネル内に所定の全てが０でない論理Ｏビット パタ
ーンを挿入する。置換が遂行された事実が所定の双極違
反シーケンス（ｂｉｐｏｌａｒｖｉｏｌａｔｉｏｎ ５
ｅｑｕｅｎｃｅ）を引き起すことによって伝送さ咋る。
この双極違反シーケンスが受信機の所で検出され、対応
するチャネルの全てのビット位置内に再び論理Ｏが挿入
される。
するチャネルの全てのビット位置内に再び論理Ｏが挿入
される。
この構成の問題点はこの双極違反シーケンスがデジタル
伝送階層内において、その双極デジタル信号がこの階層
内の高デジタル速度に多重化される前に単極形式に変換
されるため失われるという事実である。このため、個々
のマルチブレクチの所であるチャネルが全て論理Ｏを含
むことを通信するために双極違反スキームから他の構成
に変換することが必要となる。
伝送階層内において、その双極デジタル信号がこの階層
内の高デジタル速度に多重化される前に単極形式に変換
されるため失われるという事実である。このため、個々
のマルチブレクチの所であるチャネルが全て論理Ｏを含
むことを通信するために双極違反スキームから他の構成
に変換することが必要となる。
主里■拝炭
基本速度デジタル加入者回線信号をデジタル伝送階層内
のＴキャリヤあるいは他の伝送設備に伝送することと関
連する諸問題は、本発明においては、少なくとも１つの
通信チャネル、つまり、タイムスロット、及び関連する
１つの制御チャネル、つまり、タイムスロットを含む新
規のデジタル信号フォーマットを採用することによって
解決される。この関連する制御チャネルは関連する少な
くとも１つの通信チャネルが全てのビット位置内に所定
の論理信号、例えば、論理Ｏを含むか否かの指標を伝送
するための少なくとも１つのビット位置を含む。この関
連する少な（とも１つの通信チャネルがこれが全てのビ
ット位置内に所定の論理信号を持つ所定のビット パタ
ーン、つまり、個々のビット位置に論理０を含むか否か
決定するために尋問され、含む場合は、この所定のビッ
トパターンが少なくとも１つの所定のビット位置にこの
所定の論理信号以外の論理信号、例えば、論理１を持つ
規定のビット パターンと置換される。
のＴキャリヤあるいは他の伝送設備に伝送することと関
連する諸問題は、本発明においては、少なくとも１つの
通信チャネル、つまり、タイムスロット、及び関連する
１つの制御チャネル、つまり、タイムスロットを含む新
規のデジタル信号フォーマットを採用することによって
解決される。この関連する制御チャネルは関連する少な
くとも１つの通信チャネルが全てのビット位置内に所定
の論理信号、例えば、論理Ｏを含むか否かの指標を伝送
するための少なくとも１つのビット位置を含む。この関
連する少な（とも１つの通信チャネルがこれが全てのビ
ット位置内に所定の論理信号を持つ所定のビット パタ
ーン、つまり、個々のビット位置に論理０を含むか否か
決定するために尋問され、含む場合は、この所定のビッ
トパターンが少なくとも１つの所定のビット位置にこの
所定の論理信号以外の論理信号、例えば、論理１を持つ
規定のビット パターンと置換される。
これに加え、対応する指標信号、例えば、論理１がその
制御チャネル内の関連するビット位置内に挿入される。
制御チャネル内の関連するビット位置内に挿入される。
受信においては、制御チャネル内のこの少なくとも１つ
の指標ビットが尋問され、指示される場合は、それと関
連するチャネル内に全て論理Ｏが挿入される。
の指標ビットが尋問され、指示される場合は、それと関
連するチャネル内に全て論理Ｏが挿入される。
一例としての実施態様においては、この所定のビット
パターンは最下位ビット位置に論理１を持つ規定のビッ
ト パターンと置換される。
パターンは最下位ビット位置に論理１を持つ規定のビッ
ト パターンと置換される。
これに加え、誤まったイエロー警告状態を伝送する可能
性を排除するために所定の論理信号、例えば、論理１が
制御チャネル ビット位置の所定の１つの位置に挿入さ
れる。制御チャネルが全てのビット位置内に０を含む可
能性を排除するために制御チャネルのもう１つの所定の
ビット位置にも論理１が挿入される。制御チャネル内の
少なくとももう１つのビット位置が関連する少なくとも
１つの通信チャネルに対する信号性情報を伝送するため
に使用される。
性を排除するために所定の論理信号、例えば、論理１が
制御チャネル ビット位置の所定の１つの位置に挿入さ
れる。制御チャネルが全てのビット位置内に０を含む可
能性を排除するために制御チャネルのもう１つの所定の
ビット位置にも論理１が挿入される。制御チャネル内の
少なくとももう１つのビット位置が関連する少なくとも
１つの通信チャネルに対する信号性情報を伝送するため
に使用される。
一例としての実現においては、２Ｂ＋Ｄデジタル加入者
回線フォーマットが、本発明に従って、階層内のＴキャ
アヤ設備あるいは池のデジタル伝送設備上を伝送するた
めにいわゆる３タイムスロツト フォーマットに変換さ
れる。３つのタイムスロットが２つのＢｉ！ＴＩ信チャ
ネル及び１つのＤ＋と呼ばれる；ａｌ＋ ？１ｔｌチャ
ネルを運ぶために使用される。
回線フォーマットが、本発明に従って、階層内のＴキャ
アヤ設備あるいは池のデジタル伝送設備上を伝送するた
めにいわゆる３タイムスロツト フォーマットに変換さ
れる。３つのタイムスロットが２つのＢｉ！ＴＩ信チャ
ネル及び１つのＤ＋と呼ばれる；ａｌ＋ ？１ｔｌチャ
ネルを運ぶために使用される。
このＤ子制御チャネルは個々が特定のＢ通信チャネルと
関連する２つの０バイト指標ビツト、１つのイエロー警
告ビット位置、１つの１密度ビット、２つのＤチャネル
信号法ビット、１つの保守ビット、及び１つの保守フレ
ーミング ビットを含む。
関連する２つの０バイト指標ビツト、１つのイエロー警
告ビット位置、１つの１密度ビット、２つのＤチャネル
信号法ビット、１つの保守ビット、及び１つの保守フレ
ーミング ビットを含む。
１つあるいは両方のＢ通信チャネルが全てＯを含む場合
は、所定の１つの全てが０でないバイトがその特定のＢ
通信チャネル内に挿入され、論理１がＤ子制御チャネル
の関連するＯバイト指標ビット内に挿入される。受信側
においては、このＯバイト指標ビットが論理１が存在す
るか尋問され、存在する場合は、関連するＢ通信チャネ
ル内に１つのＯバイトが挿入される。
は、所定の１つの全てが０でないバイトがその特定のＢ
通信チャネル内に挿入され、論理１がＤ子制御チャネル
の関連するＯバイト指標ビット内に挿入される。受信側
においては、このＯバイト指標ビットが論理１が存在す
るか尋問され、存在する場合は、関連するＢ通信チャネ
ル内に１つのＯバイトが挿入される。
発ユニ去上貫
第１図は本発明の実施態様を使用する伝送装面を略ブロ
ック図形式にて示す。図示されるチャネル ユニット１
０１は、本発明の一面に従って、通常、基本速度インタ
フェース（ｂａｓｉｃ ｒａｔｅｉｎｔｅｒｆａｃｅ
、 Ｂ Ｒｒ ）信号を伝送するデジタル加入者回線を
インタフェースし、この信号を伝送設（１１１０２を介
して遠隔チャネル ユニット１０３に伝送するために周
知のＤＳＩ伝送信号に変換する。チャネル ユニット１
０１及び１０３は同一の構造を持ち、デジタル チャネ
ル バンク内で使用される。このデジタル チャネル
バンクは当分野において周知である。例えば、〔チャネ
ルバンク （Ｔｈｅ Ｃｈａｎｎｅｌ Ｂａｎｋ） ）
、Ｂ Ｓ Ｔ Ｊ 、 Ｖｏｌ。
ック図形式にて示す。図示されるチャネル ユニット１
０１は、本発明の一面に従って、通常、基本速度インタ
フェース（ｂａｓｉｃ ｒａｔｅｉｎｔｅｒｆａｃｅ
、 Ｂ Ｒｒ ）信号を伝送するデジタル加入者回線を
インタフェースし、この信号を伝送設（１１１０２を介
して遠隔チャネル ユニット１０３に伝送するために周
知のＤＳＩ伝送信号に変換する。チャネル ユニット１
０１及び１０３は同一の構造を持ち、デジタル チャネ
ル バンク内で使用される。このデジタル チャネル
バンクは当分野において周知である。例えば、〔チャネ
ルバンク （Ｔｈｅ Ｃｈａｎｎｅｌ Ｂａｎｋ） ）
、Ｂ Ｓ Ｔ Ｊ 、 Ｖｏｌ。
６１、階９．１９８２年１１月、ページ２６１１−２６
６４を参照すること。ただし、このチャネル バンク自
体は本発明の部分を構成するものではなく、本発明の概
念は他の異なるチャネル バンクあるいはデジタル端末
とともに使用することもできることに注意する。個々の
チャネル ユニット１０１及び１０３は両方ともＢＲＩ
信号をＤＳＩ信号に変換するための送信ユニット及びＤ
ＳＩ信号をＢＲＩ信号に変換するための受信ユニットを
含むことに注意する。これら送信及び受信ユニットに関
しては後に説明される。
６４を参照すること。ただし、このチャネル バンク自
体は本発明の部分を構成するものではなく、本発明の概
念は他の異なるチャネル バンクあるいはデジタル端末
とともに使用することもできることに注意する。個々の
チャネル ユニット１０１及び１０３は両方ともＢＲＩ
信号をＤＳＩ信号に変換するための送信ユニット及びＤ
ＳＩ信号をＢＲＩ信号に変換するための受信ユニットを
含むことに注意する。これら送信及び受信ユニットに関
しては後に説明される。
第２図は、通常、２Ｂ＋Ｄと呼ばれる典型的な周知のＢ
ＲＩ信号のフォーマットを示す、このフォーマットは、
フレーミング ビット位ＺＦ、保守ビット位置Ｎ、８ビ
ット位置を含む第１の通信チャネルＢｌ、これも８ビッ
ト位置を含む第２の通信チャネルＢ２、及びＢ１とＢ２
通信チャネル間で時分割される２ビット位置を含む信号
法チャネルＤから構成される。図示されるごとく、通信
チャネルＢ１は１つの全てがＯのバイトを含み、通信チ
ャネルＢ２は１つの全でがＯでないバイトを含む。
ＲＩ信号のフォーマットを示す、このフォーマットは、
フレーミング ビット位ＺＦ、保守ビット位置Ｎ、８ビ
ット位置を含む第１の通信チャネルＢｌ、これも８ビッ
ト位置を含む第２の通信チャネルＢ２、及びＢ１とＢ２
通信チャネル間で時分割される２ビット位置を含む信号
法チャネルＤから構成される。図示されるごとく、通信
チャネルＢ１は１つの全てがＯのバイトを含み、通信チ
ャネルＢ２は１つの全でがＯでないバイトを含む。
第３図は本発明の一面に従がう３タイムスロツト フォ
ーマットを示す。本発明は２Ｂ＋Ｄ、１本加入者回線フ
ォーマントとの関連で説明されるが、必要であれば、単
一の通信チャネルと１つの制御チャネル、つまり、Ｂ１
あるいはＢ１のいずれかとＤ＋チャネル、あるいはこの
任意の組合せを購入することもできる。図示されるごと
く、この３タイムスロフト フォーマットは８ビット位
置、つまり、１バイトを含む１つの通信チャネルＢ１の
ための１つのタイムスロット、これも８ビット位置を含
む第２の通信チャネルＢ２のためのもう１つのタイムス
ロット及びこれも８ビット位置を含む１つの制御チャネ
ルＤ＋のための１つのタイムスロットを含む。Ｂ１及び
Ｂ２通信チャネル及び制御チャネルＤ＋のこの配列は特
に重要でなく、これらは本発明の３タイムスロツト フ
ォーマット内で所望の順に配列することができる。制御
チャネルＤ＋は２つのゼロ バイト インジケータ（ｚ
ｅｒｏ ｂｙｔｅ １ｎｄｉｃａｔｏｒ 、 Ｚ Ｂ
Ｉ ）ビット位１、つまり、通信チャネルＢ１に対応
するＺＢＩＩ及び通信チャネルＢ２に対応するＺＢＩ２
．１つのイエロー警告ビット位置（Ｙ） 、１つの１密
度ビット位！ （１） 、２つの信号法ビット位置（Ｄ
チャネル）、１つの保守チャネル（Ｎ）ビット位置及び
１つの保守チャネル フレーミング（ＮＦ）ビット位置
を含む。Ｄ子制御チャネル内のビット位置にこれら特定
のビットが位置するかは、論理１がビー／ ト位置２に
挿入されることを除いて特に指定はない。この論理１の
ビット位置２への挿入はこの３タイムスロツト フォー
マットがＴキャリア伝送設備内でいわゆるイエロー警告
状態が擬似的に発生することを防止する。この例におけ
る制御チャネルＤ＋の他のビット位置は次のようである
。つまり、ビット位置１は通信チャネルＢ１（第２図の
ＢＲＩ）に対応するＺＢＩＩである。
ーマットを示す。本発明は２Ｂ＋Ｄ、１本加入者回線フ
ォーマントとの関連で説明されるが、必要であれば、単
一の通信チャネルと１つの制御チャネル、つまり、Ｂ１
あるいはＢ１のいずれかとＤ＋チャネル、あるいはこの
任意の組合せを購入することもできる。図示されるごと
く、この３タイムスロフト フォーマットは８ビット位
置、つまり、１バイトを含む１つの通信チャネルＢ１の
ための１つのタイムスロット、これも８ビット位置を含
む第２の通信チャネルＢ２のためのもう１つのタイムス
ロット及びこれも８ビット位置を含む１つの制御チャネ
ルＤ＋のための１つのタイムスロットを含む。Ｂ１及び
Ｂ２通信チャネル及び制御チャネルＤ＋のこの配列は特
に重要でなく、これらは本発明の３タイムスロツト フ
ォーマット内で所望の順に配列することができる。制御
チャネルＤ＋は２つのゼロ バイト インジケータ（ｚ
ｅｒｏ ｂｙｔｅ １ｎｄｉｃａｔｏｒ 、 Ｚ Ｂ
Ｉ ）ビット位１、つまり、通信チャネルＢ１に対応
するＺＢＩＩ及び通信チャネルＢ２に対応するＺＢＩ２
．１つのイエロー警告ビット位置（Ｙ） 、１つの１密
度ビット位！ （１） 、２つの信号法ビット位置（Ｄ
チャネル）、１つの保守チャネル（Ｎ）ビット位置及び
１つの保守チャネル フレーミング（ＮＦ）ビット位置
を含む。Ｄ子制御チャネル内のビット位置にこれら特定
のビットが位置するかは、論理１がビー／ ト位置２に
挿入されることを除いて特に指定はない。この論理１の
ビット位置２への挿入はこの３タイムスロツト フォー
マットがＴキャリア伝送設備内でいわゆるイエロー警告
状態が擬似的に発生することを防止する。この例におけ
る制御チャネルＤ＋の他のビット位置は次のようである
。つまり、ビット位置１は通信チャネルＢ１（第２図の
ＢＲＩ）に対応するＺＢＩＩである。
加入者回線からの通信チャネルＢ１は、この例において
は、１つの全てが０のバイトを含むため、この３つのタ
イムスロット フォーマットの対応するタイムスロット
内に１つの全てが０でないビット パターンが挿入され
、ＺＢＩＩビ・７ト位置に論理ｌが挿入される。この例
においては、この全てが０でない１つのバイトは、最下
位ビット位置に１つの論理１を含む。これは置換を示す
ＺＢ■論理１が伝送中に失われた場合の加入者データに
対する影響を最小限に抑える。他の全てがＯでないバイ
トのビット パターンを採用することもできる。例えば
、最下位ビットの１つの前のビットが論理１であるビッ
ト パターンを使用することもできる。ビット位置４は
通信チャネルＢ２に対応するＺＢＩ２である。加入者回
線からの通信チャネルＢ２（第２図のＢＲＩ）は、この
例では、１つの全てが０でないハイドを含むため、これ
は（Ｉ正されず、ＺＢ１２ビット位置に論理Ｏが挿入さ
れる。Ｄチャネルからの信号法ビットＸＸはビット位置
５及び６に挿入される。保守情報ビットＮはビット位置
８に挿入され、一方、対応する保守フレーミング ビッ
トＮＦはビット位置７に挿入される。このＮＦフレーミ
ング パターンは１１１１１１１００００００である。
は、１つの全てが０のバイトを含むため、この３つのタ
イムスロット フォーマットの対応するタイムスロット
内に１つの全てが０でないビット パターンが挿入され
、ＺＢＩＩビ・７ト位置に論理ｌが挿入される。この例
においては、この全てが０でない１つのバイトは、最下
位ビット位置に１つの論理１を含む。これは置換を示す
ＺＢ■論理１が伝送中に失われた場合の加入者データに
対する影響を最小限に抑える。他の全てがＯでないバイ
トのビット パターンを採用することもできる。例えば
、最下位ビットの１つの前のビットが論理１であるビッ
ト パターンを使用することもできる。ビット位置４は
通信チャネルＢ２に対応するＺＢＩ２である。加入者回
線からの通信チャネルＢ２（第２図のＢＲＩ）は、この
例では、１つの全てが０でないハイドを含むため、これ
は（Ｉ正されず、ＺＢ１２ビット位置に論理Ｏが挿入さ
れる。Ｄチャネルからの信号法ビットＸＸはビット位置
５及び６に挿入される。保守情報ビットＮはビット位置
８に挿入され、一方、対応する保守フレーミング ビッ
トＮＦはビット位置７に挿入される。このＮＦフレーミ
ング パターンは１１１１１１１００００００である。
Ｔ−キャリア伝送設備に対する１の密度要件を冒さない
ことを保証するためにビット位置３に論理１が挿入され
る。ＺＢＩＩ及びＺＢ１２ビットは遠隔受信機内におい
て、それぞれ通信チャネルＢ１及びＢ２が０でないハイ
ドを含むように修正されたか否か決定し、修正された場
合は、ヱつの全てＯであるバイトを挿入するために使用
される。
ことを保証するためにビット位置３に論理１が挿入され
る。ＺＢＩＩ及びＺＢ１２ビットは遠隔受信機内におい
て、それぞれ通信チャネルＢ１及びＢ２が０でないハイ
ドを含むように修正されたか否か決定し、修正された場
合は、ヱつの全てＯであるバイトを挿入するために使用
される。
第４図は略ブロック図形式にて第１図のチャネル ユニ
ット１０１及び１０３内で、本発明に従って、ＢＲＩ信
号をＤＳＩデジタル信号フォーマットにでＴ−キャリア
あるいは他のデジタル伝送設備上で伝送するために３タ
イムスロフト フォーマットのＰＣＭ信号に変換するた
めの受信ユニット４００の詳細を示す。ＢＲＩデマルチ
プレクサ（ＤＭＵＸ）４０１は単に第２図のＢＲＩフォ
ーマットを分離することによって、通信チャネルＢ１、
通信チャネルＢ２、信号法チャネルＤ及び保守チャネル
Ｎを含む個別のデジタル信号を得る。
ット１０１及び１０３内で、本発明に従って、ＢＲＩ信
号をＤＳＩデジタル信号フォーマットにでＴ−キャリア
あるいは他のデジタル伝送設備上で伝送するために３タ
イムスロフト フォーマットのＰＣＭ信号に変換するた
めの受信ユニット４００の詳細を示す。ＢＲＩデマルチ
プレクサ（ＤＭＵＸ）４０１は単に第２図のＢＲＩフォ
ーマットを分離することによって、通信チャネルＢ１、
通信チャネルＢ２、信号法チャネルＤ及び保守チャネル
Ｎを含む個別のデジタル信号を得る。
ＢＲＩＤＭＵＸ４０１はまた入りＢＲＩ信号のフレーミ
ング ビットからＤＳＬ ＭＵＸ４１２からのＤＳＬ
５ＹＮＣ信号に基づいてＢＲＩＳＹＮＣ信号がＤＳ
Ｉ ５ＹＮＣ信号と同期するように周知の方法によっ
てＢＲＩ ５ＹＮＣ信号を生成する。これを達成する
ため、当分野において周知のように、ＢＲＩ ＤＭＵ
Ｘ４０１は、デジタル加入者回線をインタフェースする
ためのフレーミング、タイミング回復、その他（図示な
し）の回路を含む。ＢＲＩ信号はデジタル加入者回線上
を１６０にビット／秒の速度で伝送されることに注意す
る。８ビツト通信チャネルＢ１は並列に０バイト モニ
タ４０２に加えられる。同様に、８ビツト通信チャネル
Ｂ２は並列に０バイト モニタ４０３に加えられる。信
号法チャネルＤの２ビツトは並列にＤ十発生器４０４に
加えられる。
ング ビットからＤＳＬ ＭＵＸ４１２からのＤＳＬ
５ＹＮＣ信号に基づいてＢＲＩＳＹＮＣ信号がＤＳ
Ｉ ５ＹＮＣ信号と同期するように周知の方法によっ
てＢＲＩ ５ＹＮＣ信号を生成する。これを達成する
ため、当分野において周知のように、ＢＲＩ ＤＭＵ
Ｘ４０１は、デジタル加入者回線をインタフェースする
ためのフレーミング、タイミング回復、その他（図示な
し）の回路を含む。ＢＲＩ信号はデジタル加入者回線上
を１６０にビット／秒の速度で伝送されることに注意す
る。８ビツト通信チャネルＢ１は並列に０バイト モニ
タ４０２に加えられる。同様に、８ビツト通信チャネル
Ｂ２は並列に０バイト モニタ４０３に加えられる。信
号法チャネルＤの２ビツトは並列にＤ十発生器４０４に
加えられる。
１ビツト保守チヤネルＮもＤ十発生器４０４に加えられ
る。ＢＲＩ ５ＹＮＣ信号は８ｋｌｌｚの速度であり
、生成される３タイムスロツト フォーマットが１つの
ＢＲＩフレームを含むことを保証するために０バイト
モニタ４０２．０ノくイト モニタ４０３及びＤ十発生
器４０４に加えられる。
る。ＢＲＩ ５ＹＮＣ信号は８ｋｌｌｚの速度であり
、生成される３タイムスロツト フォーマットが１つの
ＢＲＩフレームを含むことを保証するために０バイト
モニタ４０２．０ノくイト モニタ４０３及びＤ十発生
器４０４に加えられる。
０ハイド モニタ４０２は通信チャネルＢｌ内のビット
を全てが論理０であるか決定するために比較する。そう
である場合は、論理１がＤ十発生器４０４及び可制御ス
イッチ４０５に加えられる。
を全てが論理０であるか決定するために比較する。そう
である場合は、論理１がＤ十発生器４０４及び可制御ス
イッチ４０５に加えられる。
全て論理０でない場合は、論理０がＤ−Ｌ−発生器４０
４及び可制御スイッチ４０５に加えられる。
４及び可制御スイッチ４０５に加えられる。
この例においては、通信チャネルＢ１は１つの全て０の
バイトを含み、従って、１つの論理１が制御チャネルＤ
＋（第３図）のビット位置１内のＺＢＩＩ内に挿入され
るようにＤ十発生器４０４に加えられる。０バイト モ
ニタ４０２からの論理１はまたスイッチ４０５を非Ｏパ
゛イト ユニット４０７から８１バツフア４０９に接続
させる。非０バイト ユニット４０７は第３図の通信チ
ャネルＢ１にみられるような１つの所定の全てが０でな
いバイトを含むレジスタである。通信チャネルＢ１が１
つの全てが０のバイトを含まない場合は、８１通信チャ
ネル内の情報はスイッチ４０５を介してＢ１バッファに
加えられる。０バイト モニタ４０３、可制御スフイチ
４０６及び非Ｏバイトユニット４０８はそれぞれ０バイ
ト モニタ、４０２、可制御スソイチ４０５及び非Ｏバ
イトユニット４０７と同様に機能する。この例において
は、ＢＲＩ信号（第２図）内の通信チャネルＢ２は１つ
の全てが０でないバイトを含む。従って、０バイト モ
ニタ４０３は制？１１１チャネルＤ＋（第３図）のビッ
ト位置４のＺＢＩ２内に挿入されるように論理ＯをＤ十
発生器４０４に加える。この論理Ｏはまた可制御スツイ
チ４０６にも加えられる。このスイッチは結果としてＯ
バイト モニタ４０３をＢ２バイト４１０に接続する正
常の位置にとどまる。従って、通信チャネルＢ２のこの
非０バイトはＢ２バッファ４１０内に一次的に格納され
るために加えられる。ここでも、通信チャネルＢ２が１
つの全てのＯのハイドを含む場は、０バイト モニタ４
０３はＤ＋チャネル内の対応するＺＢ１２Ｂ１２ピフに
挿入するために論理１を生成し、スイッチ４０６は非Ｏ
バイト ユニット４０８をＢ２バ・７フア４１０に接続
スる。ユニット４０８は所定の非Ｏバイトを８２バツフ
ア４１０に加える。Ｄ十発生器４０４は第３図に示され
るようなり十制？ＩＩＩチャネルを生成する。上で述べ
たごとく、Ｄ子制御チャネル内のビットの位置決めは、
イエロー警告状態が擬似的に発生することを防止するた
めに、ビット位置２に論理１が挿入されることを除いて
、特に重要ではない。この例においては、論理１が制御
チャネルＤ十内のＺＢＩＩビット位置に挿入されるが、
これは通信チャネルＢ１が１つの全てＯのバイトを含む
ことを示す。論理１がイエロー警告状態のためにビット
位置２に挿入され、論理１が１の密度条件のためにビッ
ト位置３に挿入され、Ｄチャネル信号法とッ）ＸＸはビ
ット位置６及び７に挿入され、保守チャネルビ・ノドＮ
はビット位＝８に挿入される。信号法ビットは通信チャ
ネルＢ１と通信チャネルＢ２の間で時分割されることに
注意する。８ビツトＤ十制御チヤネルは並列にＤ＋バッ
ファ４１１に加えられる。ＤＳＩマルチブレクチ（ＭＵ
Ｘ）４１２にはＢ１バッファ４０９からの通信チャネル
Ｂ１の８ビツト バイト、Ｂ２バッファ ４１０からの
通信チャネルＢ２の８ビツト バイト及びＤ＋バッファ
４１１からの制御チャネルＤ＋の８ビツト バイトが
全て並列加えられる。ＤＳＩＭＩＩＸ４１２はそれぞれ
のバイトがＤＳＩデジタル信号に同期して加えられるこ
とを保証するためにＤＳＩＳＹＮＣ信号を８１バツフア
４０９、Ｂ２バッファ４１０及びＤ＋バッファ４１１に
加える。ＤＳＩＳＹＮＣが またＢＲＩ ５ＹＮＣが
これと同期することを保証するためにＢＲＩ ＤＭＵ
Ｘ４０１に加えられる。ＤＳＬ ５ＹＮＣも８にビッ
ト／秒の速度である。ＤＳＬ ＭＵＸ４１２は、本発
明に従って、第３図に示されるような３タイムスロツト
フォーマットを生成し、これがＤＳＬ信号形式にて伝
送される。ＤＳＬ ＭＵＸ４１２は、この例において
、Ｔキアリア伝送設備とインタフェースするためのフレ
ーミング、タイミング及び他の回路（図示なし）を含む
ことは勿論である・ＤＳＬ信号はＴキャリア伝送設備上
を１．５４４メガビット／秒の速度にて伝送される。
バイトを含み、従って、１つの論理１が制御チャネルＤ
＋（第３図）のビット位置１内のＺＢＩＩ内に挿入され
るようにＤ十発生器４０４に加えられる。０バイト モ
ニタ４０２からの論理１はまたスイッチ４０５を非Ｏパ
゛イト ユニット４０７から８１バツフア４０９に接続
させる。非０バイト ユニット４０７は第３図の通信チ
ャネルＢ１にみられるような１つの所定の全てが０でな
いバイトを含むレジスタである。通信チャネルＢ１が１
つの全てが０のバイトを含まない場合は、８１通信チャ
ネル内の情報はスイッチ４０５を介してＢ１バッファに
加えられる。０バイト モニタ４０３、可制御スフイチ
４０６及び非Ｏバイトユニット４０８はそれぞれ０バイ
ト モニタ、４０２、可制御スソイチ４０５及び非Ｏバ
イトユニット４０７と同様に機能する。この例において
は、ＢＲＩ信号（第２図）内の通信チャネルＢ２は１つ
の全てが０でないバイトを含む。従って、０バイト モ
ニタ４０３は制？１１１チャネルＤ＋（第３図）のビッ
ト位置４のＺＢＩ２内に挿入されるように論理ＯをＤ十
発生器４０４に加える。この論理Ｏはまた可制御スツイ
チ４０６にも加えられる。このスイッチは結果としてＯ
バイト モニタ４０３をＢ２バイト４１０に接続する正
常の位置にとどまる。従って、通信チャネルＢ２のこの
非０バイトはＢ２バッファ４１０内に一次的に格納され
るために加えられる。ここでも、通信チャネルＢ２が１
つの全てのＯのハイドを含む場は、０バイト モニタ４
０３はＤ＋チャネル内の対応するＺＢ１２Ｂ１２ピフに
挿入するために論理１を生成し、スイッチ４０６は非Ｏ
バイト ユニット４０８をＢ２バ・７フア４１０に接続
スる。ユニット４０８は所定の非Ｏバイトを８２バツフ
ア４１０に加える。Ｄ十発生器４０４は第３図に示され
るようなり十制？ＩＩＩチャネルを生成する。上で述べ
たごとく、Ｄ子制御チャネル内のビットの位置決めは、
イエロー警告状態が擬似的に発生することを防止するた
めに、ビット位置２に論理１が挿入されることを除いて
、特に重要ではない。この例においては、論理１が制御
チャネルＤ十内のＺＢＩＩビット位置に挿入されるが、
これは通信チャネルＢ１が１つの全てＯのバイトを含む
ことを示す。論理１がイエロー警告状態のためにビット
位置２に挿入され、論理１が１の密度条件のためにビッ
ト位置３に挿入され、Ｄチャネル信号法とッ）ＸＸはビ
ット位置６及び７に挿入され、保守チャネルビ・ノドＮ
はビット位＝８に挿入される。信号法ビットは通信チャ
ネルＢ１と通信チャネルＢ２の間で時分割されることに
注意する。８ビツトＤ十制御チヤネルは並列にＤ＋バッ
ファ４１１に加えられる。ＤＳＩマルチブレクチ（ＭＵ
Ｘ）４１２にはＢ１バッファ４０９からの通信チャネル
Ｂ１の８ビツト バイト、Ｂ２バッファ ４１０からの
通信チャネルＢ２の８ビツト バイト及びＤ＋バッファ
４１１からの制御チャネルＤ＋の８ビツト バイトが
全て並列加えられる。ＤＳＩＭＩＩＸ４１２はそれぞれ
のバイトがＤＳＩデジタル信号に同期して加えられるこ
とを保証するためにＤＳＩＳＹＮＣ信号を８１バツフア
４０９、Ｂ２バッファ４１０及びＤ＋バッファ４１１に
加える。ＤＳＩＳＹＮＣが またＢＲＩ ５ＹＮＣが
これと同期することを保証するためにＢＲＩ ＤＭＵ
Ｘ４０１に加えられる。ＤＳＬ ５ＹＮＣも８にビッ
ト／秒の速度である。ＤＳＬ ＭＵＸ４１２は、本発
明に従って、第３図に示されるような３タイムスロツト
フォーマットを生成し、これがＤＳＬ信号形式にて伝
送される。ＤＳＬ ＭＵＸ４１２は、この例において
、Ｔキアリア伝送設備とインタフェースするためのフレ
ーミング、タイミング及び他の回路（図示なし）を含む
ことは勿論である・ＤＳＬ信号はＴキャリア伝送設備上
を１．５４４メガビット／秒の速度にて伝送される。
第５図は本発明による第４図の送信ユニット４００の動
作を流れ図形式で示す。動作はスイッチ５０１から開始
される。その後、条件ブランチポイント５０２において
、デジタル加入者回線（ｄｉｇｉｔａｌ ５ｕｂｓｃｒ
ｉｂｅｒ １ｉｎｅ ％ Ｄ Ｓ Ｌ）からの通信チャ
ネルＢ１が１つの全てＯのバイトを含むか、つまり、Ｂ
ｌ／ＤＳＬ＝Ｏであるか決定するためのテストが遂行さ
れる。いいえである場合は、ブロック５０３において、
論理０が制御チャネルＤ＋内のＺＢＩＩビット位置内に
挿入され、ブロック５０４において、ＤＳＬからの通信
チャネルＢｌ内のバイトがスイッチ４０５を介してＢ１
バッファ４０９に加えられる。ステップ５０２における
テスト結果がＹＥＳである場合は、ブロック５０６にお
いて、制御チャネルＤ＋のＺＢＩＩビット位置に論理１
が挿入され、ブロック５０７において、第３図に示され
るような情報の１つの全でがＯでないバイトが非Ｏバイ
ト ユニット４０７からスイッチ４０５をＢ１バッファ
４０９に加えられる。条件ブランチ ポイント５０５及
びブロック５０８から５１１は通信チャネルＢ１に対し
て説明されたのと同様に通信チャネルＢ２に対して機能
する。その後、ブロック５１２において、８１バイト、
８２バイト及びＤ十バイトがＤＳＬＭＵＸ４１２を介し
てＤＳＩフォーマットを持つようにＴ−キャリア伝送設
備上に多重化される。
作を流れ図形式で示す。動作はスイッチ５０１から開始
される。その後、条件ブランチポイント５０２において
、デジタル加入者回線（ｄｉｇｉｔａｌ ５ｕｂｓｃｒ
ｉｂｅｒ １ｉｎｅ ％ Ｄ Ｓ Ｌ）からの通信チャ
ネルＢ１が１つの全てＯのバイトを含むか、つまり、Ｂ
ｌ／ＤＳＬ＝Ｏであるか決定するためのテストが遂行さ
れる。いいえである場合は、ブロック５０３において、
論理０が制御チャネルＤ＋内のＺＢＩＩビット位置内に
挿入され、ブロック５０４において、ＤＳＬからの通信
チャネルＢｌ内のバイトがスイッチ４０５を介してＢ１
バッファ４０９に加えられる。ステップ５０２における
テスト結果がＹＥＳである場合は、ブロック５０６にお
いて、制御チャネルＤ＋のＺＢＩＩビット位置に論理１
が挿入され、ブロック５０７において、第３図に示され
るような情報の１つの全でがＯでないバイトが非Ｏバイ
ト ユニット４０７からスイッチ４０５をＢ１バッファ
４０９に加えられる。条件ブランチ ポイント５０５及
びブロック５０８から５１１は通信チャネルＢ１に対し
て説明されたのと同様に通信チャネルＢ２に対して機能
する。その後、ブロック５１２において、８１バイト、
８２バイト及びＤ十バイトがＤＳＬＭＵＸ４１２を介し
てＤＳＩフォーマットを持つようにＴ−キャリア伝送設
備上に多重化される。
第６図は本発明に従ってＤＳＩ信号の３タイムスロツト
フォーマットをデジタル加入者回線ＢＲＩフォーマッ
トに変換するための第１図のチャネル ユニッ）１０１
及び１０３内で使用される受信機ユニットの詳細を略ブ
ロック図にて示す。
フォーマットをデジタル加入者回線ＢＲＩフォーマッ
トに変換するための第１図のチャネル ユニッ）１０１
及び１０３内で使用される受信機ユニットの詳細を略ブ
ロック図にて示す。
ＤＳＩデマルチプレクサ（ＤＭＵＸ）６０１は第３図に
示される３タイムスロツト フォーマットを分離し、通
信チャネルＢ１の８ビツト バイトを並列にＢｌ／ＤＳ
Ｉバッファ６０２に、通信チャネルＢ２の８ビツト バ
イトを並列に８２／ＤＳＩバフフア６０３に、そして制
御チャネルＤ＋の８ビツト バイトをＤ＋バッファ６０
４に加える。ＤＳＬ ＤＭＵＸ６０１はＤＳＬ ５
ＹＮＣ信号をＢｌ／ＤＳＩバッファ６０２、Ｂ２／ＤＳ
Ｌバッファ６０３、Ｄ＋バッファ６０４及びＢＲＩ
ＭＵＸ６１３の各々に入りＤＳＩ信号との同期を確保す
るために加える。Ｄ Ｓ Ｉ ５ＹＮＣは８にビット
／秒の速度を持つ。ＤＳＩ ＤＭＵＸ６０１は、この
例においては、Ｔキャリア伝送設備とインタフェースす
るためのフレーミング、タイミング回復及びその他（図
示なし）の回路を含むことは当業者においては明白であ
る。Ｂｌ／ＤＳ！バッファ６０２は可制？１１スソイチ
６０５に接続され、Ｂ２／ＤＳＩバッファ６０３は可制
御スノイチ６０６に接続され、そしてＤ＋バッファ６０
４はｌ）＋モニタ６０９に接続される。Ｄ＋モニタ６０
９はＺＢＩＩ及びＺＢＩ２、つまり、それぞれ制御チャ
ネルＤ＋のビット位置１及び４を調べることによって関
連する通信チャネルＢ１及びＢ２がそれぞれ１つ全て０
のバイトを含むか決定する。ＺＢＩＩあるいはＺＢ１２
ビット位置内の論理１は関連する通信チャネルが１つの
全てＯのバイトを含むことを示す。ＺＢＩビット位置内
の論理Ｏは関連する通信チャネルが１つの全てが０でな
いバイトを含むことを示す、こうして、ＺＢＩＩビット
位置が論理１を含む場合は、論理１がＤ＋モニタ６０９
から可制御スフイチ６０５に加えられる。そしてスイッ
チ６０５は０バイトユニツト６０７からの１つの全て０
のバイトをＢ１／ＢＲＩバッファ６０１に加える。一方
、ＺＢＩＩビット位置が論理Ｏを含む場合は、論理Ｏが
Ｄ＋モニタ６０９からスイッチ６０５に加えられる。
示される３タイムスロツト フォーマットを分離し、通
信チャネルＢ１の８ビツト バイトを並列にＢｌ／ＤＳ
Ｉバッファ６０２に、通信チャネルＢ２の８ビツト バ
イトを並列に８２／ＤＳＩバフフア６０３に、そして制
御チャネルＤ＋の８ビツト バイトをＤ＋バッファ６０
４に加える。ＤＳＬ ＤＭＵＸ６０１はＤＳＬ ５
ＹＮＣ信号をＢｌ／ＤＳＩバッファ６０２、Ｂ２／ＤＳ
Ｌバッファ６０３、Ｄ＋バッファ６０４及びＢＲＩ
ＭＵＸ６１３の各々に入りＤＳＩ信号との同期を確保す
るために加える。Ｄ Ｓ Ｉ ５ＹＮＣは８にビット
／秒の速度を持つ。ＤＳＩ ＤＭＵＸ６０１は、この
例においては、Ｔキャリア伝送設備とインタフェースす
るためのフレーミング、タイミング回復及びその他（図
示なし）の回路を含むことは当業者においては明白であ
る。Ｂｌ／ＤＳ！バッファ６０２は可制？１１スソイチ
６０５に接続され、Ｂ２／ＤＳＩバッファ６０３は可制
御スノイチ６０６に接続され、そしてＤ＋バッファ６０
４はｌ）＋モニタ６０９に接続される。Ｄ＋モニタ６０
９はＺＢＩＩ及びＺＢＩ２、つまり、それぞれ制御チャ
ネルＤ＋のビット位置１及び４を調べることによって関
連する通信チャネルＢ１及びＢ２がそれぞれ１つ全て０
のバイトを含むか決定する。ＺＢＩＩあるいはＺＢ１２
ビット位置内の論理１は関連する通信チャネルが１つの
全てＯのバイトを含むことを示す。ＺＢＩビット位置内
の論理Ｏは関連する通信チャネルが１つの全てが０でな
いバイトを含むことを示す、こうして、ＺＢＩＩビット
位置が論理１を含む場合は、論理１がＤ＋モニタ６０９
から可制御スフイチ６０５に加えられる。そしてスイッ
チ６０５は０バイトユニツト６０７からの１つの全て０
のバイトをＢ１／ＢＲＩバッファ６０１に加える。一方
、ＺＢＩＩビット位置が論理Ｏを含む場合は、論理Ｏが
Ｄ＋モニタ６０９からスイッチ６０５に加えられる。
そしてスイッチ６０５はＢｌ／ＤＳＬバフファ６０２の
内容をＢｌ／ＢＲＩバッファ６１０に加える正常の位置
にとどまる。Ｄ＋モニタ６０９は類似の方法で動作し、
制御チャネルＤ十のＺＢＩビット位置を調べ、制御チャ
ネルＤ十内のＺＢＩ２ビット位置が論理Ｏである場合は
可制御スツイチ６０６を動作してＢ２／ＤＳＬバッファ
６０３からの情報バイトを８２／ＢＲＩバツフア６１１
に加え、一方、制御チャネルＤ十内のＺＢ１２ビット位
置が論理１である場合は・０バイト ユニット６０８か
らの全てＯのバイトを加える・Ｄ＋モニタ６０９はまた
２ビツトＤチヤネル及び１ビツトＮチヤネルをＤバッフ
ァ６１２に加える。Ｂ１／ＢＲＩバッファ６１０、Ｂ２
／ＢＲＩバッファ６１１及びＤバッファ６１２は全ＢＲ
Ｉマルチプレクサ（ＭＵＸ）６１３に接続される。ＢＲ
ＩＭＵＸ６１３はＤＳＬ ＤＭＵＸ６０１からのＤＳ
Ｉ ５ＹＮＣ信号と同期のＢＲＩ ５ＹＮＣ信号を
生成する。このＢＲＩ ５ＹＮＣ信号はこれらをＢＲ
Ｉ加入者回線信号と同期させるためにＢｌ／ＢＲＩバッ
ファ６１０、Ｂ２／ＢＲＩバッファ６１１及びＤバッフ
ァ６１２の各々に加えられる。ここでも、ＤＲＩ ５
ＹＮＣはＤＳＩＳＹＮＣと同期の８にビット／秒の速度
を持つことに注意する。ＢＲＩ ＭＵＸ６１３がデジ
タル加入者回線とインタフェースするためのフレーミン
グ、タイミング及びその他の回路（図示なし）を含むこ
とは当業者においては明白である。Ｂ１／ＢＲＩバッフ
ァ６１０．Ｂ２／ＢＲＩバッファ６１１及びＤバッファ
６１２の内容は並列にＢＲＩＭＵＸ ６１３に加えられ
るが、これは１６０にビット７秒の速度にて伝送するた
めに第２図に示されるような２Ｂ＋Ｄ信号フォーマット
を生成する。
内容をＢｌ／ＢＲＩバッファ６１０に加える正常の位置
にとどまる。Ｄ＋モニタ６０９は類似の方法で動作し、
制御チャネルＤ十のＺＢＩビット位置を調べ、制御チャ
ネルＤ十内のＺＢＩ２ビット位置が論理Ｏである場合は
可制御スツイチ６０６を動作してＢ２／ＤＳＬバッファ
６０３からの情報バイトを８２／ＢＲＩバツフア６１１
に加え、一方、制御チャネルＤ十内のＺＢ１２ビット位
置が論理１である場合は・０バイト ユニット６０８か
らの全てＯのバイトを加える・Ｄ＋モニタ６０９はまた
２ビツトＤチヤネル及び１ビツトＮチヤネルをＤバッフ
ァ６１２に加える。Ｂ１／ＢＲＩバッファ６１０、Ｂ２
／ＢＲＩバッファ６１１及びＤバッファ６１２は全ＢＲ
Ｉマルチプレクサ（ＭＵＸ）６１３に接続される。ＢＲ
ＩＭＵＸ６１３はＤＳＬ ＤＭＵＸ６０１からのＤＳ
Ｉ ５ＹＮＣ信号と同期のＢＲＩ ５ＹＮＣ信号を
生成する。このＢＲＩ ５ＹＮＣ信号はこれらをＢＲ
Ｉ加入者回線信号と同期させるためにＢｌ／ＢＲＩバッ
ファ６１０、Ｂ２／ＢＲＩバッファ６１１及びＤバッフ
ァ６１２の各々に加えられる。ここでも、ＤＲＩ ５
ＹＮＣはＤＳＩＳＹＮＣと同期の８にビット／秒の速度
を持つことに注意する。ＢＲＩ ＭＵＸ６１３がデジ
タル加入者回線とインタフェースするためのフレーミン
グ、タイミング及びその他の回路（図示なし）を含むこ
とは当業者においては明白である。Ｂ１／ＢＲＩバッフ
ァ６１０．Ｂ２／ＢＲＩバッファ６１１及びＤバッファ
６１２の内容は並列にＢＲＩＭＵＸ ６１３に加えられ
るが、これは１６０にビット７秒の速度にて伝送するた
めに第２図に示されるような２Ｂ＋Ｄ信号フォーマット
を生成する。
ここでも、この例においては、通信チャネルＢ１は１つ
の全てＯのバイトを含み、通信チャネルＢ２は１つの全
てＯでないバイトを含む。
の全てＯのバイトを含み、通信チャネルＢ２は１つの全
てＯでないバイトを含む。
第７図は流れ図の形式にて本発明による第６図の受信機
ユニット６００の動作を示す。動作はステップ７０１か
ら開始される。その後、条件ブランチ ポイント７０２
において、Ｄ＋モニタ６０９が通信チャネルＢ１が１つ
の全てＯのバイトを含むか決定するためＺＢＩＩを調べ
る。含まない場合は、ブロック７０３において、Ｂｌ／
ＤＳＩバフファ６０２の内容がスイッチ６０５を介して
Ｂ１／ＢＲＩバッファ６１０に加えられる。ステンプ７
０２におけるテスト結果がＹＥＳである場合は、通信チ
ャネルＢ１は１つの全てＯのバイトを含み、ブロック７
０４において、０バイト ユニット６０７からの１つの
全て０のバイトがスイッチ６０５を介してＢｌ／ＢＲＩ
バッファ６１０に加えられる。条件ブランチ ポイント
７０５及びブロック７０６及び７０７は通信チャネルＢ
１に関しての上の説明と同一動作を通信チャネルＢ２に
対して遂行する。その後、ブロック７０８において、Ｂ
ｌ／ＤＳＩ及びＢ２／ＤＳ２バイト並びにＤチャネル及
び保守チャネルがデジタル加入者回線上での伝送のため
のＢＲＩ ２Ｂ＋Ｄフオーマントにて出力される。
ユニット６００の動作を示す。動作はステップ７０１か
ら開始される。その後、条件ブランチ ポイント７０２
において、Ｄ＋モニタ６０９が通信チャネルＢ１が１つ
の全てＯのバイトを含むか決定するためＺＢＩＩを調べ
る。含まない場合は、ブロック７０３において、Ｂｌ／
ＤＳＩバフファ６０２の内容がスイッチ６０５を介して
Ｂ１／ＢＲＩバッファ６１０に加えられる。ステンプ７
０２におけるテスト結果がＹＥＳである場合は、通信チ
ャネルＢ１は１つの全てＯのバイトを含み、ブロック７
０４において、０バイト ユニット６０７からの１つの
全て０のバイトがスイッチ６０５を介してＢｌ／ＢＲＩ
バッファ６１０に加えられる。条件ブランチ ポイント
７０５及びブロック７０６及び７０７は通信チャネルＢ
１に関しての上の説明と同一動作を通信チャネルＢ２に
対して遂行する。その後、ブロック７０８において、Ｂ
ｌ／ＤＳＩ及びＢ２／ＤＳ２バイト並びにＤチャネル及
び保守チャネルがデジタル加入者回線上での伝送のため
のＢＲＩ ２Ｂ＋Ｄフオーマントにて出力される。
第１図は略ブロック図形式にて、本発明が使用される伝
送構成を示す図； 第２図は基本速度インタフェース（ＢＲＩ）デジタル加
入者回線フォーマットを示す図；第３図は本発明による
３タイムスロツト デジタル フォーマットを示す図； 第４図は略ブロック図形式にて、ＢＲＩフォーマットを
第１図のチャネル ユニット内で使用される本発明によ
る３タイムスロソ１− フォーマットに変換するための
送信ユニットを示す図；第５図は第４図の送信ユニット
の動作を図解する流れ図であり； 第６図は略ブロック図形式にて、本発明による３タイム
スロフト フォーマットをＢＲＩフォーマットに変換す
るための受信ユニットを示す図；そして 第７図は第６図の受信機の動作を図解する流れ図である
。 主要符号の説明 １０１．１０３・・・チャネルユニット１０２・・・伝
送設備 ４０２．４０７．４０８・・・非ゼロバイト４０９・・
・Ｂ１バッファ、 ４１０・・・Ｂ２バッファ、４１
１．６０４．６０９・・・Ｄ＋バッファ６０２．６０３
・・・Ｂｌ／ＤＳＬバッファ６０７．６０８・・・ゼロ
バッファ ６１０．６１１・・・Ｂｌ／ＢＲＩバッファ６１２・・
・Ｄバッファ 出１１ 人 ： アメリカン テレフォン アンドテ
レグラフ カムパニー ＦＩＧ、５ 丸１ ＦＩＧ、７
送構成を示す図； 第２図は基本速度インタフェース（ＢＲＩ）デジタル加
入者回線フォーマットを示す図；第３図は本発明による
３タイムスロツト デジタル フォーマットを示す図； 第４図は略ブロック図形式にて、ＢＲＩフォーマットを
第１図のチャネル ユニット内で使用される本発明によ
る３タイムスロソ１− フォーマットに変換するための
送信ユニットを示す図；第５図は第４図の送信ユニット
の動作を図解する流れ図であり； 第６図は略ブロック図形式にて、本発明による３タイム
スロフト フォーマットをＢＲＩフォーマットに変換す
るための受信ユニットを示す図；そして 第７図は第６図の受信機の動作を図解する流れ図である
。 主要符号の説明 １０１．１０３・・・チャネルユニット１０２・・・伝
送設備 ４０２．４０７．４０８・・・非ゼロバイト４０９・・
・Ｂ１バッファ、 ４１０・・・Ｂ２バッファ、４１
１．６０４．６０９・・・Ｄ＋バッファ６０２．６０３
・・・Ｂｌ／ＤＳＬバッファ６０７．６０８・・・ゼロ
バッファ ６１０．６１１・・・Ｂｌ／ＢＲＩバッファ６１２・・
・Ｄバッファ 出１１ 人 ： アメリカン テレフォン アンドテ
レグラフ カムパニー ＦＩＧ、５ 丸１ ＦＩＧ、７
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つの通信チャネルを含むデジタル伝送
フォーマットを持つタイプのデジタル加入者回線をイン
タフェースするための伝送装置において、該装置が、 該少なくとも１つの通信チャネルのビット位置内の論理
信号を尋問し該少なくとも１つの通信チャネル内に全て
のビット位置に第１の所定の論理信号を持つ所定のビッ
トパターンが存在することを示す１つの出力信号を生成
するための尋問手段、 該尋問手段からの該出力信号に応答して該少なくとも１
つの通信チャネル内の該所定のビットパターンを少なく
とも１つのビット位置内に該第１の所定の論理信号以外
の１つの論理信号を持つ規定ビットパターンと置換する
ための置換手段、 複数のビット位置を持つ１つの制御チャネルを生成し該
尋問手段からの該出力信号に応答して該所定のビットパ
ターンが置換されたことを示すために該制御チャネルの
第１の所定のビット位置内に第２の所定の論理信号を挿
入するための発生器手段、及び 該少なくとも１つの通信チャネル及び該制御チャネルを
デジタル伝送設備を通じて遠隔受信装置に伝送するため
に結合するための結合手段を含むことを特徴とする装置
。 ２、特許請求の範囲第１項に記載の装置において、さら
に 該第１の所定の論理信号が該尋問手段によって論理０で
あるか尋問されることを特徴とする装置。 ３、特許請求の範囲第１項に記載の装置において、 該所定のビットパターンが少なくとも１つ の所定のビット位置内に論理１を含むことを特徴とする
装置。 ４、特許請求の範囲第３項に記載の装置において、 該規定ビットパターン内の該少なくとも１ つの所定のビット位置が最下位ビット位置であることを
特徴とする装置。 ５、特許請求の範囲第１項に記載の装置において、 該発生器手段によって該制御チャネルの該第１の所定の
ビット位置内に挿入された該第２の所定の論理信号が該
所定のビットパターンが該規定ビットパターンによって
置換されたとき第１の論理状態を持ち、該所定のビット
パターンが置換されていないとき第２の論理状態を持つ
ことを特徴とする装置。 ６、特許請求の範囲第５項に記載の装置において、 該デジタル加入者回線信号フォーマットがさらに複数の
ビット位置を持つ１つの信号法チャネルを持ち、該発生
器手段が該複数の信号法チャネルビット位置からのビッ
トを該制御チャネル内の所定のビット位置に挿入するこ
とを特徴とする装置。 ７、特許請求の範囲第６項に記載の装置において、 該発生器手段がＤＳ１ ＰＣＭ伝送に対するイエロー警
告状態が擬似的に発生する可能性を排除するために第２
の所定のビット位置内に所定の論理信号を持つ該制御チ
ャネルを生成することを特徴とする装置。 ８、特許請求の範囲第７項に記載の装置において、 該第２の所定のビット位置内の該所定の論理信号が論理
１であることを特徴とする装置。 ９、特許請求の範囲第７項に記載の装置において、 該発生器手段がＴキャリアデジタル伝送に 対する１の密度要件を満すために第３の所定のビット位
置内に所定の論理信号を持つ該制御チャネルを生成する
ことを特徴とする装置。 １０、特許請求の範囲第１項に記載の装置において、当
該装置はさらに当該装置からの受信された信号をデジタ
ル加入者伝送回線信号フォーマットにインタフェースす
るための受信装置を含み、該インタフェースするための
装置が、 該受信される信号内の所定のデジタルフォ ーマットから少なくとも１つの通信チャネル及び制御チ
ャネルを分離するためのデマルチプレキシング手段、 該制御チャネルの少なくとも１つの所定のビット位置を
尋問し全てのビット位置内に第１の所定の論理信号を持
つ所定のビットパターンが伝送のために該少なくとも１
つの通信チャネルの少なくとも１つの所定のビット位置
内に該所定の論理信号以外の論理信号を持つ規定ビット
パターンによって置換されたことを示す１つの出力信号
を生成するための尋問手段、及び該尋問手段からの該出
力信号に応答して該少なくとも１つの通信チャネル内の
該規定ビットパターンを該所定のビットパターンにて置
換するための置換手段を含むことを特徴とする装置。 １１、少なくとも１つの通信チャネルを含むデジタル伝
送フォーマットを持つタイプのデジタル加入者回線をイ
ンタフェースするための方法において、該方法が、 該少なくとも１つの通信チャネルのビット位置内の論理
信号を尋問するステップ、 該少なくとも１つの通信チャネル内に全てのビット位置
に第１の所定の論理信号を持つ第１の所定のビットパタ
ーンが存在するか否かを示す尋問出力信号を生成するス
テップ、 該尋問出力信号が該少なくとも１つの通信チャネル内に
該第１の所定のビットパターンが存在することを示すと
き該少なくとも１つの通信チャネル内の該ビットパター
ンを少なくとも１つのビット位置に該第１の所定の論理
信号以外の論理信号を持つ規定ビットパターンと置換す
るステップ、 所定の数のビット位置を持つ制御チャネルを生成するス
テップ、 該制御チャネルの所定のビット位置内に該所定のビット
パターンが置換されたか否かを示す論理信号を挿入する
ステップ、及び デジタル伝送設備を通じて伝送するために該少なくとも
１つの通信チャネルと該制御チャネルを結合するステッ
プを含むことを特徴とする方法。 １２、受信された信号をデジタル加入者伝送回線信号フ
ォーマットにインタフェースするための方法において、
該方法が 該受信された信号内の所定のデジタルフォ ーマットから少なくとも１つの通信チャネル及び制御チ
ャネルを分離するステップ、 該制御チャネルの少なくとも１つの所定のビット位置を
尋問し全てのビット位置内に第１の所定の論理信号を持
つ所定のビットパターンが該少なくとも１つの通信チャ
ネル内において規定ビットパターンにて置換されている
かを示す尋問出力信号を生成するステップ、及び該尋問
出力信号が該パターンが置換されたことを示すとき該少
なくとも１つの通信チャネル内の該規定のビットパター
ンを該所定のビットパターンにて置換するステップを含
むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US898697 | 1986-08-20 | ||
| US06/898,697 US4799217A (en) | 1986-08-20 | 1986-08-20 | Three time slot digital subscriber line termination |
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| Publication Number | Publication Date |
|---|---|
| JPS6352535A true JPS6352535A (ja) | 1988-03-05 |
Family
ID=25409906
Family Applications (1)
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| JP62205299A Pending JPS6352535A (ja) | 1986-08-20 | 1987-08-20 | デジタル加入者回線伝送装置およびその方法 |
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