KR910005502B1 - 중규모 isdn 가입자 다중장치의 가입자측 u 인터페이스 채널장치 - Google Patents

Abstract

내용 없음.

Description

중규모 ISDN 가입자 다중장치의 가입자측 U인터페이스 채널 장치

제1도는 본 발명의 PMUX/RT 시스템에서의 적용계통도.

제2도는 본 발명의 구성도.

제3a도는 U인터페이스 선로상의 프레임 포맷도.

제3b도는 시스템 클럭과 2.048Mbps 데이터스트림의 타이밍관계도.

제3c도는 바이페이즈부호도.

제4도는 타이밍발생회로에서 발생된 신호들에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

5 : 하이브리드회로 6 : U트랜시버

7 : 채널분리기 8 : 모드선택회로

9 : 타이밍발생회로 10 : 수신 C채널 추출기

11 : AM 레지스터 12 : CRC 에러검출기

13 : U트랜시버 동작제어레지스터 14 : C채널 삽입기

17 : 송신 CRC 비트발생기 18 : 송신 C채널 멀티프레임 발생기

20 : 수신 CRC비트발생기 20 : 수신 CRC 비트발생기

21 : CRC 에러 카운터 22 : CRC에러레지스터

본 발명은 U인터페이스 채널 장치에 관한 것으로서, 특히 PMUX 시스템에 사용되는 U인터페이스 채널 장치에 관한 것이다. PMUX 시스템이라 함은 이미 확힙된 국간 전송기술을 가입자망에 응용하여, 원격지에 군으로 산재하는 10개 또는 12개의 ISDN 기본 접속 가입자들을 DS1급의 비트속도로 다중시켜 ISDN교환기에 연결시키는 일종의 ISDN 가입자 다중장치로서 특히 ISDN 도입초기시 ISDN 교환기가 설치되어 있지 않는 영역의 가입자들에게 기존의 DS1 전송설비를 이용하여 효율적이고 경제적인 ISDN 서비스를 제공하기 위해 개발된 것이다. PUMX 시스템의 전형적인 응용구성으로서 PUMX/RT와 PMUX/COT로 구성될 수 있는데 PMUX/RT는 가입자측 접속장치이고, PMUX/COT는 교환기측 접속장치이다.

본 발명은 PMUX/RT 시스템의 일부를 이루는 것으로서, U인터페이스 선로를 중단하고 160Kbps 속도의 ＂2B+D+C＂ 채널정보를 2.048Mbps 속도의 데이터스트립으로 변환하여 각 채널정보를 분리하여 처리하고 해당장치(트렁크 인터페이스장치, CPU)로 송출하여, 또한 각 장치에서 오는 채널정보를 2.048Mbps 스트림으로 삽입하여 160Kbps U 인터페이스 프레임형태로 변환하여 부호화 과정들을 거쳐 선로로 전송시키는데 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 하이브리드회로, U트랜시버, 채널분리기, C채널추출기, AM레지스터, U트랜시버 동작제어레지스터, 송신 C채널 멀티프레임 발생수단, 송신 CRC 비트발생기, C채널삽입기, CRC 에러검출기, CRC에러카운터, CRC 에러레지스터, 수신 C채널 멀티프레임 동기회로, 모드선택회로, 타이밍 발생회로, 경보기, 인터럽트제어수단, 및 어드레스디코더로 구성되어 있다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명의 PMUX/RT 시스템에서의 적용계통도이고, 도면에서 1은 본 발명인 U인터페이스 채널장치(이하 UCU라 한다)를, 2는 전원공급장치(이하 PSU라 한다)를 , 3은 트렁크 인터페이스장치(이하 TIU라 한다)를, 4는 중앙처리장치(이하 CPU라 함)를 각각 나타낸다. PUMX/RT UCU(1)는 U-인터페이스 선로를 종단하고 ISDN 기본액세스(2B+D)를 수용한다. 160kbps 선로속도를 갖는 U-인터페이스 프레임 포맷으로부터 2.048Mbps DST 버스구조의 채널정보를 추출해내고, 또 역으로 삽입한다. 이렇게 분리된 2B+D채널은 TIU(3)로 전달한다. 상위로부터 오는 2B+D채널은 TIU(3)에서 ST버스상에 삽입되어 UCU(1)로 들어온다. U-인터페이스상의 C채널은 유지보수 관련정보를 담고 있는데 일단 UCU(1)에서 추출하여 CPU(4)로 인터럽트 처리된다. C채널중 CRC 비트는 자체 검출하여 에러가 있을시 카운트하게 되며 풀카운트가 되면 인터럽트처리되며 또한 CPU(4)로 하여금 계속 모니터할 수도 있다.

시스템 클럭들(FO, C4, C2)은 TIU(3)로부터 공급받아 회로를 동작시키며 필요한 타이밍을 만든다. 전원 공급장치(2)(PSU)는 UCU(1)에 필요한 +5V의 전원을 공급할뿐 아니라, U인터페이스선로로의 필요한 직류전원 공급기능을 갖고 있다. 제2도는 본 발명의 구성을 구체적으로 나타낸 블록다이어그램이고, 제3A도는 U인터페이스선로상의 프레임 포맷을 나타낸 도면이며, 제3B도는 시스템 클럭과 2.048Mbps 데이터스트림(DST)의 타이밍 관계도이며, 제3C도는 바이페이즈부호도이다. 하이브리드회로(5)는 교환국에 연결된 2개의 2선 선로를 통해 들어오는 정보를 송수신 정보루트로 변환해 주는 기능을 갖고 있다.

본 발명에서의 상기 하이브리드회로(5)는 저항, 캐패시턴스, 및 결합 트랜스포머를 사용하여 구성하였으며, 트랜스포머를 2 : 1로 결합되도록 하였고 2차측에 센터랩을 두어 선로와 장치간의 직류 전기결합을 할 수 있도록 하였다.

하이브리드(5)회로를 통해 들어오는 160Kbps 전송속도를 가진 프레임 포맷은 제3A도와 같은 형태를 갖는다.

U 트랜시버(6)는 ISDN의 기본 엑세스 인터레이스용으로 쓰기 위한 디바이스이다. CCITT에서 권고된 바와 같이 2선 선로를 통해 ＂2B+D＂채널 포맷(2×64Kbps 전송속도의 B채널과 1×16Kbps 전송속도의 D채널)을 제공한다.

U트랜시버(6)의 기본 액세스 인터페이스는 선로로부터 들어오는 복합 송수신신호를 수신하는 회로와 선로상으로 송신신호를 내보내는 회로에 의해 이루어진다. 여기서 사용된 선로부호는 제3C도의 바이페이즈(Biphase)부호이며, 스크램블된 NRZ데이터는 차동부호화된다. 여기서 바이페이즈 선로부호를 쓰는 주된 이유로는 다음과 같은 것이 있다.

① 전력밀도가 차홰 및 분산을 최소화시키는 스팩트럼영역에 집중된다.

② 선로응답을 단축시킬 수 있고 적용에코제거에 아주 중요한 부호간 간섭을 줄일 수 있다.

③ 수신단에서의 클럭추출을 용이하게 해준다.

④ 부호내에 D.C 성분이 없으므로 데이터에 영향을 끼치지 않고 팬텀(Phantom) 전력공급을 적용할 수 있다.

⑤ 바이폴라 신호이므로 데이터 수신이 용이하고 S/N비가 높다.

상기와 같이 160Kbps의 전송속도를 가진 선로데이터는 U트랜시버(5)에 의해 2.048Mbps의 ST 버스포맷으로 변환되며, 시스템에서 오는 ST 버스포멧은 선로데이터로 변환된다.

채널분리회로(7)는 U트랜시버로부터 들어오는 DSTo 버스에서 2B채널과 D채널을 분리해내어 TIU(트렁크 인터페이스장치)(3)로 보낸다. 또 TIU(3)로부터 받은 B채널과 D채널을 DSTi 버스에 삽입시켜 준다.

C채널추출기(10)는 채널분리기(7)에 의해 DSTo 버스상에서 분리된 C채널정보를 수신하여 플립플롭회로에 의해 C채널정보중 A1-A4 비트와 m1-m3 비트를 추출하여 해당 레지스터(AMR)로 보내준후, CPU로 상기 검출사항을 보고한다.(13)

AM레지스터(이하 AMR이라 한다)(11)는 A1-A4비트와 m1-m3비트를 수신하여 일단 저장하는 기능을 가진 레지스터로서, 저장된 데이터는 CPU로 송출되거나, CPU로부터 상기 데이터를 수신하여 저장하여 두었다가 C채널 삽입기(14)로 보내기도 한다.

송신 CRC(사이클리던시 점검) 비트발생기(17)는 DSTi 버스상의 ＂2B+D＂ 데이터를 CRC-4 방식으로 체크하여 그 비트(CR1-CR4)를 1멀티프레임 지연시킨후 시스트레지스터를 구비한 C채널삽입기(14)를 통해 DSTi 버스에 삽입시킨다.

송신 C채널 멀티프레임발생기(18)는 C채널정보중 C3비트 클럭을 카운터에 의해 12카운트하여 송신 멀티프레임 펄스를 만든다. 이 펄스를 1, 0 신호패턴으로 만들어 C채널삽입기(14)에 보낸다.

C채널삽입기(14)는 AMR(11)로부터 들어온 A1-A4 및 m1-m3비트를 수신하여, 송신 C채널 멀티프레임 발생기(18)로부터 들어온 프레임 패턴 및 CRC 비트발생기(17)로부터 들어온 CRC 비트(CR1-CR4)와 함께 채널분리기(7)로 보내며, 이때 채널분리기(7)를 통해 DSTi 버스에 삽입되는 순서는 다음과 같다.

＂MAB-A1-A2-A3-A4-m1-m2-m3-CR1-CR2-CR3-CR4＂

여기서 MAB는 멀티프레임 배열비트이다.

수신 CRC비트발생기(20)는 DSTo 버스상의 ＂2B+D＂ 데이터를 CRC-4방식에서 생성된 SR1-SR4비트를 각각 비교하는데 한 비트라도 서로 일치하지 않을 경우 ＂L＂신호로서 에러로 처리한다. 이 신호가 SCR이며 OR게이트를 사용하며 매 멀티프레임마다 클럭킹한 신호가 CRCK이다. CRC에러카운트(21)는 CRC에러검출회로에서 에러가 발생하면 생성되는 CRCK신호를 28카운터를 사용하여 계속 카운트하다가 25카운트에 이르면 인터럽트신호(CRQI)를 발생한다. 카운터의 내용은 CRC 에러레지스터(이하 CER이라 한다)(22)로 보내고 프로세서가 이 값을 읽어가면 OC신호에 의해 카운터는 클리어된다. 그런데 프로세서가 원할 경우 인터럽트신호에 관계없이 항상 CRC 카운트에 액세스할 수 있으므로 CRC 에러모니터링이 가능하다.

CRC 에러레지스터(CER)(22)는 CRC 에러카운터(21)에서 에러카운트된 내용을 저장하는데 매 멀티프레임마다 업데이트된다. 이 내용은 프로세서가 원할 경우 언제든지 읽어 갈 수 있다.

C채널 멀티프레임 동기회로(23)는 C채널추출기(10)로부터 나오는 수신 C채널 정보비트(RxHK)로부터 C채널 멀티프레임 동기신호를 찾아낸다. 내부의 12카운터에서 생성된 멀티프레임신호에 의한 1,0패턴과 수신 C채널비트(R×HK)를 비교하여 일치하지 않을 경우 카운터의 클릭을 하나씩 제거한다. 따라서 C채널을 한비트씩 시프트하여 계속 비교하게 된다. 만일 4프레임 연속 일치하면 동기가 이루어진 것으로 판단하여 IFC 신호를 ＂H＂상태로 출력한다. 멀티프레임 동기상태로 일단 들어가면 2프레임 이상 멀티프레임 상실이 계속되지 않는한 비동기상태로 되지 않는다. 그러나 동기가 상실된 경우, IFC신호를 ＂L＂상태로 경보기(19) 및 ABR(11)로 보내어 경보기(19)를 통하여 상태를 알림과 동시에 레지스터를 디스에이블시키게 된다.

타이밍 발생회로(9)는 U트랜시버(6)에서 추출된 클럭들

을 가지고 보드내에서 각각 필요한 각종 타이밍 및 클럭을 발생한다. 다음은 채널과 관련된 각종 타이밍 및 클럭신호들에 대한 내용이다. 다음 신호들간의 상호 관련을 도시한 타이밍도가 제4도에 표시되어 있다.

U트랜시버 동작제어레지스터(13)(CCR)는 U트랜시버(6)의 내부레지스터인 CR(제어레지스터)와 DR(진단레지스터)를 CPU로 하여금 액세스할 수 있게 되어 있다. CPU에서 데이터버스를 통해 들어오는 ＂쓰기＂ 할 데이터는 제어신호(LCKx)에 따라 일단 저장되었다가 타이밍에 맞춰 DSTi 버스상의 CH-1의 C0-C6비트위치에 삽입된다. DSTi 버스의 CH-1의 내용을 ＂읽기＂하고자 할 때는 CCR을 액세스함으로써 가능하다. 경보기(19)는 DSTo 버스에서 채널 1의 CO비트를 검출하여 U프레임 동기상태를 제공한다. 한편, 수신 C채널 멀티프레임이 상실되었을 경우 IFC 출력이 ＂L＂상태로 되어 경보표시를 할 수 있도록 하였다.

인터럽트제어회로(15)는 어드레스디코더(16), C채널 추출기(10)에 연결되어, CPU와의 송수신을 위해 인터럽트 신호를 CPU로 보낸다.

어드레스디코더(16)는 ABR(11), CER(22)과 CPU와의 송수신을 위해 필요한 어드레스신호(A1-A6), 칩선택신호(CS), 및 R/W 신호를 이용하여 각각 필요한 타이밍 신호들을 만들어 낸다.

모드선택회로(8)는 U트랜시버(6)를 정상동작시키기 위해 모드를 결정해준다.

본 발명은 상기와 같이 구성되어 PMUX/RT 시스템의 일부를 이루는 것으로서, U인터페이스선로를 종단하고, 160Kbps 속도의 ＂2B+D+C＂채널정보를 2.048Mbps 속도의 데이터스트림으로 변환하여 각 채널정보를 분리하여 처리하고 해당장치로 송출하며, 또한 각 장치에서 오는 채널정보를 2.048Mbps 스트림에 삽입하여 160Kbps U인터페이스 프레임 형태로 변환하여 부호화과정등을 거쳐 선로로 전송시킬 수 있도록 하였다.

Claims (1)

1. 2선선로를 통해 들어오는 정보를 송수신신호로 변환하기 위한 하이브리드회로(5), 상기 하이브리드회로(5)에 연결되어 있고 상기 선로데이터를 시스템데이터로 변환하거나 시스템에서 오는 데이터를 선로데이터로 변환하기 위한 U트랜시버(6), 상기U트랜시버(6)에 연결되어 있고 상기 U트랜시버(6)로부터 나오는 DSTo 버스데이터인 ＂2B+D+C＂ 채널정보를 ＂2B+D＂ 및 C채널로 각각 분리하거나 상기 분리된 데이터를 상기 U트랜시버(6)로 들어가는 DSTi 버스데이터에 삽입시켜 보내기 위한 채널분리기(7), 상기 채널분리기(7)에 연결되었고 플립플롭들을 구비하여 분리된 C채널정보중 해당 제어비트만을 추출하기 위한 C채널 추출기(10), 상기 U트랜시버(6)에 연결되어 정상동작을 시키기 위한 모드를 결정해주는 모드선택회로(8), 상기 C채널추출기(10)에 연결되어 있고 기동/정지, 시험루프 및 급전제어에 쓰이는 제어비트를 CPU로 보내거나 CPU로부터 수신하기 위해 일단 상기 데이터를 저장하여 두기위한 AM 레지스터(AMR)(11), 상기 U트랜시버(6)의 내부레지스터인 CR(제어레지스터)과 DR(진단레지스터)를 CPU로 하여금 액세스할 수 있도록 한 U트랜시버 동작제어레지스터(13), C채널정보중 C3비트 클럭을 카운터에 의해 12카운트하여 송신 멀티프레임 펄스를 만드는 송신 C채널 멀티프레임 발생수단(18), DSTi 버스상의 ＂2B+D＂ 데이터를 CRC-4방식으로 체크하여 그 비트를 1멀티프레임 지연시키는 송신 CRC 비트발생기(17), 상기 AM레지스터(11)로부터 들어온 A1-A4 및 m1-m3비트를 수신하여 송신 C채널 멀티프레임 발생수단(18)으로부터 들어온 프레임 패턴 및 CRC 비트발생기(17)로부터 들어온 CRC비트와 함께 상기 채널 분리기(7)로 보내는 C채널삽입기(14), DSTo 버스상의 ＂2B+D＂데이터를 CRC-4방식으로 체크하여 그 비트를 1멀티프레임 지연시키는 수신 CRC비트발생기(20), 상기 C채널추출기(10)에서 추출한 비트와 CRC발생기(20)에서 생성된 비트를 각각 비교하여 에러를 검출하는 CRC에러검출기(12), 상기 CRC에러검출기(12)에서 에러가 발생하면 생성되는 CRCK 신호를 28카운터를 사용하여 계속 카운트하다가 256카운트에 이르면 인터럽트신호를 발생하여 CPU로 하여금 읽어가도록 하는 CRC에러카운터(21), 상기 CRC에러카운터(21)에서 에러카운트된 내용을 저장하는 CRC 에러레지스터(22), 상기 C채널추출기(10)로부터 나오는 C채널 비트로부터 C채널 멀티프레임 동기를 찾아내는 수신 C채널 멀티프레임 동기회로(23), 상기 U트랜시버(6)에서 추출된 클럭들(F0, C4)을 가지고 보드내에 필요한 타이밍 신호를 발생시키는 타이밍 발생회로(9), 비동기상태임을 알리는 경보기(19), CPU와의 송수신을 위해 인터럽트 신호를 CPU에 보내는 인터럽트제어수단(15), 및 어드레스디코더(16)로 구성된 것을 특징으로 하는 U인터페이스 채널장치.

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